Описание изобретения

77 П И САНЗОБ РЕТЕН Союэ Сооетскнх иалистическихРеспублик КОМУ СВИДЕТЕЛЬСТ висимое от авт. свидетельства Ме -явлено 06,Х 1.1970 ( 1489702/18-24 б 05 Ь 23/02 6 061 15/46 присоединением заявки Ме -ПриоритетОпубликовано 17.1 Ъ.1973. Бюллетень Ме 1Дата опубликования описания 27 Х 1.1973 амитет лам ткрытий нэобретен.562 (088.8) Соаете Миннстроо СССР Авторы изобрете М. Вальков, Д. И. Ажоткин, М, С, Кушуль, Ю. И, Шендерови и А. Е, Видуецкий аявите СИСТЕМА АВТОМАТИЧЕСКОГО КОНТРОЛЯ БОЛЬШИХ ИНТЕГРАЛЬНЫХ СХЕМИзобретение относится к области автоматизированных систем контроля и может быть применено при контроле больших интегральных схем (БИС) и сверхбольших интегральных схем (СБИС) на МОП-структурах.Известны системы автоматического контроля больших интегральных схем, содержащие генератор тактовой частоты, управляющую вычислительную машину, соединенную с многоканальным амплитудным дискриминатором, запоминающим устройством, счетчиком адреса памяти, регистром выходной тестовой комбинации, соединенным с многоканальным амплитудным дискриминатором, который соединен с выходом контролируемой большой интегральной схемы, вход которой соединен с выходом запоминающего устройства, соединенного со счетчиком адреса памяти.Однако для контроля больших интегральных схем на МОП-структурах с динамической логикой требуются быстродействующие управляющие цифровые вычислительные машины (ЦВМ) с большим объемом памяти, которые могут обеспечить подачу на схему входных тестовых комбинаций и снятие выходных сигналов с контролируемой схемы с частотой, превышающей определенную величину для динамических схем, Кроме того, в известных системах отсутствует возможность контроля и анализа результатов каждои произвольно выбранной тестовой комбинации.С целью сокращения объема памяти быстродействующего запоминающего устройства 5 входных тестовых комбинаций, а также обеспечения возможности контроля и исследования выходных сигналов любой тестовой комбинации в предлагаемую систему введены регистр адреса контролируемой комбинации, 10 вход которого соединен с управляющей вычислительной машиной, схема сравнения, входы которой соединены с регистром адреса контролируемой комбинации и счетчиком адреса памяти, а выход с многоканальным амплитуд ным дискриминатором, счетчик числа повторений тестовых комбинаций, выход которого соединен со счетчиком адреса памяти и запоминающим устройством, два элемента И, входы одного из которых соединены с запо минающим устройством, управляющей вычис.лительной машиной и выходом счетчика числа повторений тестовых комбинаций, а выход соединен со входами записи счетчика числа повторений тестовых комбинаций, входы другого 25 элемента И соединены с генератором тактовой частоты, выходом схемы сравнения и выходом управляющей вычислительной машины, а выходы соединены с контролируемой большой интегральной схемой и счетным входомсчетчика числа повторений тестовых комбинаций.На чертеже дана блок-схема предлагаемой системы автоматического контроля больших интегральных схем.Управляющая вычислительная машина (УВМ) 1 передает в счетчик 2 адреса памяти (САП) начальный адрес ячейки запоминающего устройства (ЗУ) 3, в которой хранится первая тестовая комбинация для контролируемого типа схем. В регистр 4 адреса контролируемой тестовой комбинации записывается адрес тестовой комбинации, на которой требуепся зафиксировать выходные сигналы контролируемой схемы. В регистр 5 выходной тестовой комбинации из ЗУ выходных тестовых комбинаций, входящего в состав УВМ 1 поступает выходная тестовая комбинация, соответствующая выходным сигналам контролируемой схемы б на указанном в регистре 4 номере тестовой комбинации. Регистр 5 соединен с многоканальным амплитудным дискриминатором 7 для задания порога. каждого канала дискриминатора,На ЗУ 3 из УВМ поступает импульс запроса. В каждой ячейке ЗУ 3 выделен ряд разрядов, в последних записывается число циклов тактового генератора, в течение которых на проверяемую схему должна подаваться данная тестовая комбинация входных воздействий. При считывании ячейки ЗУ 3 на входы контролируемой схемы б подаются входные воздействия, а число циклов, в течение которых данные воздействия должны подаваться на контролируемую схему, переписываются в обратном коде в счетчик 8 числа повторений тестовых комбинаций через элемент И 9, На счетный вход счетчика 8 подаются импульсы с тактового генератора 10 через элемент И 11.При заполнении счетчика 8 числа повторений наращивается на 1 счетчик 2, запрашивается ЗУ 3 по следующему адресу и огкрывается элемент И 9 для записи в счетчик 8 числа повторений следующей тестовой комбинации. На требуемом номере цикла (при равенстве адресов в счетчике 2 и регистре 4) схема сравнения 12 запрещает прохождение тактовых импульсов на счетчик 8, закрываяэлемент И 11, и подает стробирующий импульс на дискриминатор 7.При необходимости исследования выходных сигналов следующей тестовой комбинации указанный цикл повторяется. Система автоматического контроля больших интегральных схем, содержащая генератор тактовой частоты, управляющую вычислительную машину, соединенную с многоканальным амплитудным дискриминатором, запоминающим устройством, счетчиком адреса памяти, регистром выходной тестовой комбинации, соединенным с многоканальным амплитудным дискриминатором, который соединен с выходом контролируемой большой интегральной схемы, вход которой соединен с выходом запоминающего устройства, соединенного со счетчиком адреса памяти, отличающаяся тем, что, с целью уменьшения объема запоминающих устройств и обеспечения возможности контроля выходных сигналов для любой тестовой комбинации, в состав устройства введены регистр адреса контролируемой комбинации, вход которого соединен с управляющей вычислительной машиной, схема сравнения, входы которой соединены с регистром адреса контролируемой комбинации и счетчиком адреса памяти, а выход - с многоканальным амплитудным дискриминатором, счетчик числа повторений тестовых комбинаций, выход которого соединен со счетчиком адреса памяти и запоминающим устройством, два элемента И, входы одного из которых соединены с запоминающим устройством, управляющей вычислительной машиной и выходом счетчика числа повторений тестовых комбинаций, а выход соединен со входами записи счетчика числа повторений тестовых комбинаций, входы другого элемента И соединены с генератором тактовой частоты, выходом схемы сравнения и выходом управляющей вычислительной машины, а выходы соединены с контролируемой большой интегральной схемой и счетным входом счетчика числа повторений тестовых комбинаций. о 15 го 25 зо 35 40 45 Предмет изобретенияипография, пр. Сапуно Заказ 1132/3ЦНИИПИ Комнт Изд,1414 Тираж 780 Подписноео делам изобретений и открытий при Совете Министров СССР Москва, Ж, Раушская наб., д. 4/5