264451

26445 ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советский Социалистических РеспубликЗависимо" от авт, свидетельства-Кл, 21 а, 36/18 Заявлено 07.Ч 111.1968 , 1263647/18-24)с присоединением заявки-ПриоритетОпубликовано 03.11.1970. Бюллетень9Дата опубликования описания 17.Ч.1970 МПК Н ОЗКУДК 681.327.53 (088.8) Комитет по делам изобретений и открытий при Совете Министров СССР1 Ф"т " Авторыизобретения А. Г, Кухарчук и Л. Я, Приступа Институт кибернетики АН Украинской ССРЗаявитель ЗАПОМИНАЮЩИЙ ДЕШИФРАТОР Изобретение относится к области электронных цифровых вычислительных машин и устройств автоматики.Известны запоминающие дешифраторы, разделенные на две группы по признаку четности числа единиц и содержащие блок контроля и схему совпадения, выходы которых через инверторы соединены с шинами выхода.Для них характерны низкое быстродействие и недостаточно полный контроль.Описываемый дешифратор отличается тем, что, с целью повышения быстродействия и эффективности контроля, шины выхода каждой группы дешифратора и выход каждого из групповых инверторов блока контроля соединены с соответствующими входами дополнительных схем совпадения, выходы которых через схемы разделения подключены ко входам инверторов,Это повышает быстродействие дешифратора и эффективность контроля.На чертеже изображена схема описываемого дешифратора, где: 1 - развязывающие инверторы; 2 в схе совпадения; 3 - инверторы;4 - блок контроля; 5 - шины выхода дешифратора; б - триггер; 7, 8 - схемы совпадения; 9, 10 - групповые инверторы; 11 - 13 в схе совпадения; 14 - схемы разделения; 15 в инвертор; 1 б в вх установки 0, 17 в вх занесения; 18 в ши контроля; 19 в 21 в схемы совпадения; 22 - 24 - схемы разделения,Описываемый дешифратор состоит из развязывающих инверторов 1, схем совпадения 2, собственно дешифратора, выходных инверторов 3 и блока контроля 4, в состав которого входят триггер б, схемы совпадения 7 и 8, соединенные через двухвходовые схемы разделения 23 и 24 с групповыми инверторами 9 и 10 соответственно, а также узла сравнения, состоящего из схем совпадения 11 - 13, 19, 20 10 и инвертора 15. Каждая из общего количества 2" выходнаяшина дешифратора пронумерована двоичным и-разрядным кодовым набором, при поступлении которого она выбирается (на чертежг и=З), При разделении выходных инверторо на две группы в одну группу отнесены инверторы, соединенные с выходными шинами, номера которых имеют нечетное количество 20 единиц, в другую - четное. Со входом каждоговыходного инвертора соединена введенная схема совпадения И через введенную двух входовую схему разделения ИЛИ, на вто.рой вход которой поступает сигнал со схем совпадения 2 дешифратора. Количество введенных схем совпадения 21, а также схем разделения 22 равно числу выходных инверторов дешифратора, т. е. 2" .В каждой из групп выходных инверторов 3 ЗО произведены соединения между инверторамичерез введенные схемы ИЛИ и И таким264451 5 10 15 20 25 3образом, что на входы схемы И, соединенной со входом инвертора, поступают потенциалы с выходов всех остальных инверторов группы, в том числе и соответствующего группового инвертора.Благодаря введенным элементам и соединениям схема дешифратора обладает свойством запоминать состояние, в котором она оказывается во время дешифрации кода.Цикл дешифрации кода в запоминающем дешифраторе состоит из двух тактов.1-й такт. На вход 16 схемы подается сигнал Установка О, поступающий через схемы 23 и 24 на входы груг,новых инверторов 9 и 10 и приводящий к появлению потенциалов нулевого уровня на их выходах. Наличие этих потенциалов приводит к отсутствию совпадений в схемах 21 и появлению потенциалов единичного уровня на выходных шинах дешифратора, совпадение которых в схемах 7 и 8 приводит к тому, что после окончания сигнала Установка О установившееся состояние схемы запоминается.Это состояние, называемое исходным, характерно тем, что ни одна из выходных шин дешифратора не является выбранной. 2-й такт. В зависимости от значения и-разрядного двоичного кода, поступающего в дешифратор в своем прямом значении в виде сигналов хо, х, х,и инверсном значении в виде сигналов хо, х , хп-, в момент поступления , сигнала Занесение на вход 17 устройства срабатывает одна из схем И диодного дешифратора, и на выходе инвертора, соединенного с ней, появляется потенциал нулевого уровня, являющийся сигналом выбранной выходной шины дешифратора.Сигнал, появившийся на выбранной выходной шине, запоминается, Запоминание его происходит аналогично запоминанию исходного соединения. При этом на всех невыбранных выходных шинах и на выходе группового инвертора, относящемся к той группе, где имеется выбранная выходная шина, запоминаются потенциалы единичного уровня.После прекращения сигнала Занесение установившиеся значения потенциалов сохраняются.В,г,анном дешифраторе совмещены во времени процессы дешифрации и запоминания результата дешифрации, что приводит к существенному уменьшению временных задержек н схеме, увеличению скорости срабатыванич дешифратора.В схеме дешифратора-прототипа с момента поступления сигнала Занесение до моменга появления сигнала на выбранной выходной шине (существующего также после прекращения сигнала занесения) наблюдается задержка сигнала в трех инверторах, тогда как в предлагаемом запоминающем дешифраторе в толь в одном инверторе.Работа блока контроля 4 по обнаружению в запоминающем дешифраторе одиночных 30 35 40 45 50 55 60 65 4ошибок и неисправностей, приводящих к одиночным ошибкам, происходит также в дварабочих такта дешифратора,1-й такт, С поступлением сигнала Установка О происходит установка запоминающегодешифратора в исходное состояние и срабатывает триггер б блока контроля таким образом, что на его выходе, соединенном с схемами11 и 12, устанавливается потенциал единичного уровня.Одиночные ошибки, возникшие из-за,неисправности нагрузок дешифратора, одногоиз выходных инверторов или одного из диодовсхем совпадения 21, приводящие в данномслучае к появлению потенциала нулевогоуровня на одной из выходных шин дешифратора (ложной выборке шины), вызывают выход схем из исходного состояния, что обнаруживается с помощью схем 11 и 12 блокаконтроля по появлению потенциала единичного уровня на выходе одного из групповыхинверторов 9 и 10 и приводит к появлениюсигнала ошибки на выходе 18 схемы (шинеконтроля),Таким образом, в этом такте цикла дешифрации контролем охвачены кроме выходныхцепей также и выходные инверторы и шиныдешифратора.2-й такт, С поступлением сигнал Занесение происходит выборка одной из выходныхшин дешифратора, а акже ее запоминание, .Кроме того, изменяет свое состояние триггерб блока контроля и на его выходе, соединенном со схемами 19 и 20,. появляется потенциалединичного уровня.Одиночные ошибки, вызванные неисправностью одного из развязывающих инверторов(1) или одного из диодов в схемах 2 диодногодешифратора, приводят к тому, что схема либоне выходит из исходного состояния, либо,кроме истинно выбранной шины, относящейсяк одной из групп, имеет место ложно выбранная выходная шина в другой группе.В первом из этих случаев на обоих групповых инверторах 9 и 10 появляются потенциалы нулевого уровня, а в другом в о потенциала единичного уровня.С помощью схем 13, 19, 20 и инвертора 15,реализующих логическую функцию равнозначности указанных потенциалов (П 9 ПюУП 9 Пк - П 9 ПоЯП(По), обнаруживаютсяуказанные одиночные ошибки.Развязывающие инверторы предназначеныдля устранения влияния на регистр, с которого поступает код в дешифратор, неисправностей дешифратора, приводящих к искажешпо одного из разрядов двоичного кода,подлежащего дешифрации,Если засылка кода в названный дешифратор контролируется, то инвертор 1 следуетисключить,Предмет изобретения Запоминающий дешифратор, разделенныйна две группы по признаку четности числа264451 и выход каждого из групповых инвертороО бло 1:а контроля соединены с соответствующими гходами дополн;1 тельных схем совпадения, выходы которых через схемы разделен 1 гя подключены ко входам инверторов. 1 б 17 ставитель В. М, Щеглов1 скрсды Т, П. Курилко, Э, ЧижевскКорректор А. М. Глазова сдактор Б. С, Панкина Заказ 1505 7 Тираж 480ЦНИИПИ Комитета по делам изобретений и открытий при СовМосква, К, Раушская наб., д. 4,5 ПодписноеМинистров СССР Типография, пр. Сапунова,единиц. содерхкащий блок контроля и схемы совпадения, выходы которых через инверторы соед 1 шены с шинами выхода дешифратора, отлинаоцийся тем, что, с целью повышения быстродействия и эффективности контроля, шины выхода каждой группы дешифратора пг1 бб дС йР