Устройство для формирования сигнала «запрос» в безызбыточном коде

ОЛФСАние ИЗОБРЕТЕН ИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУсаз СоветскихциалистическиРеспублик тельствасимое от авт, с Кл. 21 а, 33(7 о 06.Ъ,Лй 1239666/18-2 киаявл с присоединением з К НО ПриоритетОпубликовано 26.1,1970, БюллетеньДата опубликования описания 1 Х 1.197 Комитет по деламобретений и открытири Совете МинистровСССР ДК 621.391088.8) Т, Городничин Н. И. МеАвторыизобретен Ф, Д. Закрасняныи, П. А, Котов,льников и В. А, Цветков аявител СТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ СИГНАЛАходах тветственно соия,лоха переключеы устроисар ужениидающую сос, которььность изых по отнотельностибразом, нискаженньх имеет ия - отри Принцип раооттом, что при обнэлементе на переся сигнал Запрбой последователпульсов, сдвинутна половину длипульса. Таким обудут поступатьполовина которылярность, а друга чается в кодовом осылаетвляет сорных имкодовым ноо пм риемникасы, одна ьную потва заклю ошибки в таьцию пй предста элемента шению к э тементар а вход п е пмпуть оложител цательную Настоящее изобретение относится к ооласти передачи сообщений и может быть использовано в системах передачи дискретной информации с решающей обратной связью.Известны системы передачи дискретной информации с решающей обратной связью, в которых, кроме 0 и 1, предусматривается передача третьей позиции, соответствующей сигналу Запрос. Они содержат блок переключения, два триггера, делитель частоты на два, делитель частоты на семь, ячейку памяти, блок для обнаружения ошибок и выходное передающее реле.Предлагаемое устройство отличается от известных тем, что с целью ооеспечения высокой надежности приема выходы делителя частоты на два соединены соответственно с двумя входами первого триггера, выходы первого триггера соединены со входами выходного передающего реле, выход передающего реле соединен со входом блока переключения; первый выход делителя частоты на семь, соответствующий первому такту, соединен с первым входом второго триггера, а второй выход, соответствующий третьему такту, соединен со входом ячейки памяти, второй вход ячейки памяти соединен с выходом блока для оонаружения ошибки, а выход соединен со вторым входом второго триггера, первый и -второй выходы второго триггера соединены со 15 На фиг. 1 изображена блок-схема устрой.ства; на фиг, 2 - диаграммы тактовых, коррекционных и кодовых импульсов: а - тактовые импульсы ТИ, формирующие неискаженные кодовые импульсы; о - неискажеп ные кодовые импульсы; в - тактовые импульсы ТИ, формирующие искаженные кодовые импульсы; г - искаженные кодовые импульсы, используемые в качестве сигналаЗапрос.25 Оно состоит из передающего распределителя 1 синхронного телеграфного устройства (СТС), блока 2 формирования двух последовательностей тактовых импультов ТИи ТИс частотой следования, равной скорости 30 телеграфирования, сдвинутых относительно5 ю 15 20 25 Зо 35 40 45 50 55 одруг друга на - длительности элементарного2импульса, делителя 3 на семь, кнопки 4 для записи 1 в делитель на семь, контура б задержки, ячейки б памяти, блока 7 обнаружения ошибки в кодовом элементе, триггера 8, переключающего устройства 9, делителя 10 на два, триггера 11 и выходного передающего реле 12.Распределитель 1 служит для обеспечения синхронной телеграфной работы.Делитель 3 на семь предназначен для выдачи 1 на каждом первом такте в статический триггер 8 и при третьем такте должен считывать 1 из ячейки б памяти, Триггер 8 управляет работой переключающего устройства 9, которое служит для подключения распределителя 1 к каналу связи при отсутствии сигнала ошибка и подключения датчика Запрос (т. е. делителя 10, триггера 11 и реле 12) при обнаружении ошибки, Блок 2 образует две последовательности тактовых импульсов, сдвинутых один относительно другоого на - , следующих со скоростью телеграгфирования. Ячейка б памяти предназначена для записи 1 при обнаружении ошибки в блоке 7.Кнопка 4 служит для запуска делителя на семь синфазно с начала первого коррекционного импульса.Делитель 10 на два выдает 1 с каждой ячейки на входы триггера 11, который управляет работой передающего реле 12. Последнее выдает импульсы, следующие со скоростью телеграфирования, но сдвинутые относиотельно рабочих импульсов на - , и эти им 2пульсы, соответствующие сигналу Запрос, передаются в канал после обнаружения ошибки.Устройство работает следующим образом.После включения распределителя 1 нажимается кнопка 4 для запуска делителя на семь, который с началом коррекционной посылки выдает 1 через каждые семь тактов на вход триггера 8.При отсутствии сигнала ошибка с выхода блока 7 за каждый цикл с выхода первой ячейки делителя 3 поступает импульс на левый вход триггера 8, который с помощью переключателя 9 подключает канал к выходу распределителя СТС.При поступлении с выхода блока 7 сигнала ошибка в ячейку памяти записывается 1, которая считывается импульсом с выхода третьей ячейки делителя 3 и подается на правый вход триггера 8. С помощью переключателя 9 канал отключается от распределителя 1 и подключается к датчику сигнала Запрос, и начинается передача в канале сигнала Запрос, который состоит из пяти искаженных кодовых импульсов.Диаграммы а и в (см, фиг. 2) характери. зуют тактовые импульсы, вырабатываемые распределителем СТС и блоком 2, На диаграмме б показаны неискаженные кодовые импульсы при передаче информации, а на диаграмме г - искаженные кодовые импульсы, соответствующие сигналу Запрос.Таким ооразом, сигнал Запрос передается пятью искаженными импульсами. При этом длительность элементарных импульсов, кроме первого после коррекционного, не уменьшается, Этим обеспечивается высокая, надежность и достоверность приема сигнала Запрос.При формировании сигнала Запрос 1 с делителя на два с частотой ТИопрокидывает триггер 11, управляющий работой реле 12, Посылки (комбинация запроса), выдаваемые реле 12 в канал, сдвинуты относительноораоочих посылок на - . С началом передачигкоррекционных посылок переключающее устройство вновь подключает канал к распределителю СТС. Предмет изобретения Устройство для формирования сигнала Запрос в безызбыточном коде в системах передачи дискретной информации с решающей обратной связью, содержащее блок переключения, два триггера, делитель частоты на два, делитель частоты на семь, ячейку памяти, блок для обнаружения ошибки и выходное передающее реле, отличающееся тем, что, с целью обеспечения высокой надежности прие. ма, выходы делителя частоты на два соединены соответственно с двумя входами первого триггера, выходы первого триггера соединены со входами выходного передающего реле, выход передающего реле соединен со входом блока переключения; первый выход делителя частоты на семь, соответствующий первому такту, соединен с,первым входом второго триггера, а второй выход, соответствующий третьему такту, соединен со входом ячейки памяти, второй вход ячейки памяти соединен с выходом блока для обнаружения ошибки, а выход соединен со вторым входом второго триггера, первый и второй выходы;второго триггера соединены соответственно со входами блока переключения,ЖЫЗые импульсы Составитель В. М. Шумский Редактор В. Дибобес Техред Т, П. Курилко Корректор Н. С. СударенковаТипография, пр. Сапунова, 2 Заказ 1293 Л 7 Тираж 500 ПодписноеЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССРМосква Ж, Раушская наб., д. 4/5