Устройство для логической обработки ответных сигналов

ъ вф я 259132 Союз Советскик Социалистических РеспубликЗависимое от авт. свидетельстваЗаявлено 23,Х 1,1967 ( 1198613/26-9)с присоединением заявкиПриоритет Кл. 21 а, 7/01 Комитет оо делам изобретений и открытий лрн Совете Министров СССРМПК Н 041УДК 621,394,142(088.8) Опубликовано 12.Х 1.1969. Бюллетень2 за 1970 Дата опубликования описания 23.ГЧ.1970Авторыизобретения А, А. Быстрое и Л. И. Довбете Заявитель УСТРОЙСТВО ДЛЯ ЛОГИЧЕСКОЙ ОБРАБОТКИ ОТВЕТНЫХ СИГНАЛОВИзвестны устройства логической обработки ответных сигналов международного равномерного кода с постоянно присутствующим первым и последним импульсами, содержащее регистр сдвига, смеситель импульсов, олоки выделения, задвржки крайних импульсов серии и блока, анализирующий временной интервал между выделенными импульсами.Особенностью описываемого устройства является простота схемы (один накопитель вместо двух буферных), а также повышенная устойчивость к помехам, обеспечиваемая тем, что схема выделения,не срабатывает от одиночного импульса и высокой разрешающей способностью декодера, обладающего независимостью обработки от базы сигнала, Эти свойства схемы достигаются соответствующим соединением элементов устройспва: первые входы двух схем совпадения соединены с выходам регистра сдвига, вторые входы этих схем - с выходом смесителя, объединяющего выходы регистра, и с выходом триггерапри этом первый вход третьей схемы совпадения соединен с выходом схемы выделения последнего импульса, а,второй вход - с выходом схемы образования строба фиксированной длительности,На чертеже представлена функциональнаясхема ппедлагаемого устройства,Работа устройства проходит следующим образом.При определенных условиях на вход устройства логической обработки поступает се рия импульсов протяженностью 1,45 -40,6 мксек. Количество импульсов серии и ее протяженность зависят от содержания информации обоих ответов и от их взаимного расположения на оси времени.10 Задача устройс. ва логической обработкисигналов состоит в подавлении всех внутренних импульсов серии независимо от длины последней и в выработке сигнала искажения, указывающего на взаимодейтвие ответных па чек, что приводит к нскаженшо передаваемойинформации. При этом должен, вырабатываться импульс, бланкирующий цвпь считывания опецинформации как первого, так и,второго ответов.20 Первый импульс серии с выхода регистра 1поступает на входы схемы совпадения И 2 и И 3. Второй вход схемы 2 получает отпирающий потенппал с выхода триггера 4.С выхода схемы И 2 первып импульс се рии посгупает на дифференцирующую цепь ипосле дифференцирования свсцм задним фронтом переключает триггер 4 во второе устойчивое состояние, которому соответствует выключенное состояние схемы И 2, Длительность 0 пребывания схемы И 2 в выключенном сос50 55 60 65 3тоянии определяется временем обработки серии импульсов.Первый импульс, поступающий на схему совпадения И 3, на ее выход не проходит, так как тоследняя заперта выходным погенциалом схемы логического сложения ИЛИ 5, осущесгвляющей объединение выходных потенциалов первых четырнадцати ячеек регистра 1 и кроме импульса, занимающего,последнюю ячейку регистра, должен быть еще хотя бы один импульс в одной из четырнадцати первых ячеек,Схема И 3 пропускает импульс лишь в том случае, если ни одна из перовых четырнадцати ячеек регистра 1 не содержит импульса, Подобная ситуация будет либо в случае одиночного ответа, когда на выходе усгройства выделепня пары имеется, всего один импульс, либо когда последний импульс серии займет ячейку 15 регистра 1.Первый импульс, выделенный схемой И 2, переключает триггер б, Переброс триггера б сопровождается включением двух схем совпадения И 7 и И 8.Включившаяся схема 7 пропускает на вход счетчика 9 импульсы такта регистра 1, стабилизированные по частоте кварцевым, резонатором,Переключение триггера б, а следовательно, и схемы И 7 совпадает во времени с импульсом считывающей, последовательности, задержанной относительно импульсов такта регистра 1 на время, равное половине периода следования. Таким образомподготовка счетчика 9 к работе происходит с некоторым предупреждением относительно импульсов, поступающих на него, что необходимо для устранения ошибки в счете из-за потери 1-го им- пульса.Ячейки 10 счетчика 9 соединяются соответствующими входами матричной схемы 11 и 12 так, что импульс на выходе матрицы появляется только после фиксации, счетчикам 14-го импульса тактовой, последовательности. Поскольку частота повторения импульсов тактовой и считывающей последовательностей стабилизирована кварцевым резонатором и последовательности эти жестко сфазированы друг относительно друга, выходной импульс матрицы можно рассматривать как импульс, выделенный схемой И 2, но задержанный во времени на 19,55 мксек.Импульс с,выхода счетчика 9 через схему типа ИЛИ поступает на выход 13 устройства и непосредственно на триггер 6, устанавливая последний в нулевое состояцие. При этом схема совпадения И 7 включается и счет импульсов прекращается.Задержка последнего импульса серии, выделенного схемой совпадения И 3, происходит аналогично задержке перьвого импульса. Контур задержки последнего импульса включает в себя триггер 14, схему совпадения 15, матрицу 12 и счетчик 10. Задержанный импульс через смеситель ИЛИ 1 б поступает 10 15 20 25 30 35 40 45 также на выход 13 устройства обработкй, 1(роме этого, импульс с выхода матрицы 12 устанавливает в исходное состояние триггер 4 и триггер 14, прекращая поступление импульсов на вход счетчика 10. Задержанный линией 17 на время 1=0,4 мксек последний импульс используется для установки нулевого состояния ячеек счетчиков 9 и 10. В моменты появления импульсов на выходе 13 должно производиться считывание информации, хранящейся в блоке памяти декодирующего устройства.Схема, реагирующая на временной интервал между выделенными импульсами, состоит из схемы совпадения И 8 и триггера б, Триггер б, вырабатывающий строб длительностью 14,5 тактов, открывает схему И 8 на время (13.1,45 х 0,7 - 19,55 лксек). На второй вход схемы И 8 поступает последний импульс серии, выделенный схемой И 3, который пройдет через схему 8 и поступит на выход 18 устройства. Для аппаратуры, являющейся внешней по отношению к рассматриваемому устройству обработки, этот импульс носит название сигнала искажения,Одновременно с поступлением на выход 18 простробированный импульс запускает задержанный мультивибратор 19, который вырабатывает бланк, запирающий выход канала считывания. Это исключает выдачу искаженной информации из блока памяти на выход декодирующего устройства. Для надежного запирания канала считывания как для 1-го ответа, так и для второго необходима длительность бланка равная 22 мксек.При работе по одиночному ответу, когда на выходе устройства выделения пары имеется один импульс, создаются условия для одновременного прохождения этим импульсом схем И 2 и И 3. Это приводит к тому, что импульс стробируется схемой И 8, запускает мультивибратор 19 и последний своим импульсом блокирует канал считывания информации. Таким образом, происходит отбраковка неискаженной ниформации, Чтобы избежать этого, схема И 8 бланкируется инвертированным импульсом с выхода схемы И 2. Предмет изобретения Устройство для логической обраоотки ответ ных сигналов международного равномерного кода с постоянно присутствующим первым и последним импульсами, содержащее регистр сдвига, смеситель импульсов, блоки выделения, задержки крайних импульсов серии и блок, анализирующий временной интервал между выделенными импульсами, отличаюи 1 ееся тем, что, с целью упрощения схемы и повышения устойчивости к помехам, первые входы двух схем совпадения,соединены с выходом регистра сдвига, вторые входы этих схем - с выходом смесителя, объединяющеговыходы регистра, и с выходом триггера; при том первый вход третьей схемы совпадения ;оединен с выходом схемы выделения;последнего импульса, а,второй вход - с выходоМ схемы образования строба фиксированной длительности.Составитель Л. РубинчикРедактор Т. И, Морозова Текред Т. П. Курилко Корректор С. М. СигалЗаказ 853 г 15 Тираж 499 Подписное ЦНИИПИ Комитета по делам изобретений и открьпнй при Совете Министров СССР Москва Ж-З 5, Раушская наб., д. 4,5 типография, пр. Сапунова, 2