Устройство для демодуляции цифровых сигналов с частотной модуляцией

)5 Н 04 1. 27/1 63 Е :;-;.:4юс6,1Б-., -.1 с.,ПИСАНИЕ ИЗОБРЕТЕН ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГКНТ СССР Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(54) УСТРОЙСТВО ДЛЯ ДЕМОДУЛЯЦИИ ЦИФРОВЫХ СИГНАЛОВ С ЧАСТОТНОЙ МОДУЛЯЦИЕЙ(57) Изобретение относится к радиотехнике. Цель изобретения - повышениеточности демодуляции за счет выявления априорной информации об амплитуде принимаемого сигнала. Для этогоустройство содержит управляемый ключ1, АЦП 2, регистры 3, 4, 5, 6 и 24 сдвига, генератор 7 импульсов, умно- жители 8 и 11 на два, сумматоры 9, 10 и 21, блоки 12 и 13 запрета, блок 14 определения модуля числа, цифровой компаратор 15, делитель 16, декодирующий блок 17, вычитающий блок 18, делитель 19 на два. Кроме того, устройство содержит квадраторы 20 и 30, дешифратор 22, умножители 23 и 26, блок 25 задержки, косинусный преобразователь 27, ключи 28, 31 и 34, элемент ИЛИ 29, счетчик 32, инвертор 33 и запоминающий блок 35. Устройство в течение пяти интервалов опроса вхо - дит в рабочий режим, при котором порог срабатывания цифрового компарато- а ра 15 становится оптимальным за счет осуществления корректировки этого порога на каждом интервале, 1 ил.СИзобретение относится к радиотехнике, может использоваться в приемни"ках дискретной информации.Цель изобретения - повышение точ 5ности демодуляции за счет выявленияаприорной информации об амплитудепринимаемого сигнала.На чертеже изображена структурнаяэлектрическая схема предложенного 10.устройстваУстройство содержит управляемыйключ 1, АЦП 2, третий, первый, втор ой, ч ет в ертый р егистры 3-6 сдвига,генератор 7 импульсов, первый умножитель 8 на два, первый, второй сумматоры 9, 10,второй умножитель 11 надва, первый, второй блоки 12, 13запрета, блок 14 определения модулячисла, цифровой компаратор 15, делитель 16, декодирующий блок 17, вычитающий блок 18, делитель 19 на два,первый квадратор 20, третий сумматор21, дешифратор 22, первый умножитель23, пятый регистр 24 сдвига, блок 2525 задержки, второй умножитель 26,косинусный преобразователь 27, первый ключ 28, элемент ИЛИ 29, второйквадратор 30, второй ключ 31, счетчик 32, инвертор 33, третий ключ 34, 30запоминающий блок 35.Устройство работает следующим образом.С приходом очередного строба нацинхровход устройства в течение пятиинтервалов опроса Т устройство вхобдит в рабочий режим. При вхождениив рабочий режим результаты вычисления частоты й, появляющиеся на выходе устройства, будут недостоверными, 40и, следовательно, формирование изних значений сое 2 й/Е , которыеучаствуют в образовании порога срабатывания цифрового компаратора 15,недопустимо. Фронтом синхростроба 45счетчик 32 устанавливается в нулевоеположение и начинает подсчитыватьтактовые импульсы, поступающие навход счета через открытый синхростробом ключ 31. До заполнения счетчика32 на его выходе присутствует низкийпотенциал, который, пройдя инвертор33, открывает ключ 34 . Значение, записанное в запоминающем блоке 35,через ключ 34 и элемент ИЛИ 29 подается на второй вход умножитепя 23,Одновременно с этим сигналы 1; 7 ,+ и7с выходов регистров 3 и 5 сдвига поступают на второй вход (уменьшаемог о) и пер вый вход (вычитаемог о) вычитающего блока 18. Полученная разность после деления на два в делителе 19 на два и возведения в квадрат в квадраторе 20 в виде сигнала Ас подается на первый вход суммато" ра 21. На второй вход третьего сумматора 21 поступает сигнал А , который формируется в квадраторе 30 из выборки 7 подаваемой на его вход с выхода регистра 4 сдвига, Сумма А + А2 с подается на вход дешифратора 22, с выхода которого сигнал А 1 поступаетана первый вход умножителя 23. На выходе умножителя 23 появляется значение порога Ь = 1 сА Я, которое переписывается задержанным на время вычисления Ь в блоке 25 задержки тактовым импульсом в регистр 24 сдвига и подается с его выхода на второй вход цифрового компаратора 15. Таким обра-, зом при вхождении в рабочий режим в выражении порога в каждом такте будет изменяться только значение Ао После заполнения выборками 7, регистров 3-6 сдвига, значение А будет точно соответствовать амплитуде принимаемого сигнала, следовательно, все вычисления частоты Е, начиная с пятого интервала То, выполненные при условии 7 + Ч =- Ь, будут достоверными, но в них будет содержаться и погрешность, обусловленная неоптимальным порогом Ь (Я отличается от сое 2 ийТ). К этому времени происходит заполнение счетчика 32 (его емкость выбирается таким образом, чтобы сигнал на выходе появлялся через количество тактов, не меньшее пяти, например, 8), на его выходе появляется высокий потенциал, который, пройдя инвертор 33, закрывает ключ 34 и открывает ключ 28. В дальнейшем такое положение ключей сохраняется до прихода фронта следующего синхростроба, т.е. до начала приема очередного информационного символа, На информационном входе ключа 28 присутствует сигналсое 2 ИТб , который формируется из выходного сигнала устройства Г при помощи умножителя 26 и косйнусного преобразователя 27. Сигнал Г сое 2 п 2 Т/ проходит последовательно ключ 28, элемент ИЛИ 29 и подается на второй вход умножителя 23 вместо сигнала Я, Поэтому в дальнейшем порог срабатывания цифрового компаратора 15 будет оптимальФормула изобретения Составитель Н. ЛазареваРедактор О. Спесивых Техред Л.Олийнык Корректор Г 1, Кучерявая Заказ 349 Тираж 381 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., д. 4/5Производственно-издательский комбинат "Патент", гУжгород, ул. Гагарина, 101 5 162821 ным. Корректировка порога Ь будет производиться на каждом интервале Т, Причем сравнение значения ( Ч + + 7 ( на текущем интервале Та производится с порогом Ь, сформированным по резулЬтатам предыдущего интервала опроса. Устройство для демодуляции цифровых сигналов с частотной модуляцией по авт,св. В 1552397, о т л и ч а ющ е е с я тем, что, с целью повышения точности демодуляции за счет выявления априорной информации об амплитуде принимаемого сигнала, введены последовательно соединенные вычита ющий блок, делитель на два, первый квадратор, третий сумматор, дешифратор, первый умножитель и пятый регистр сдвига, последовательно соединенные второй умножитель, косинусный, преобразователь, первый ключ и элемент ИЛИ, последовательно соединенные 7 6второй ключ, счетчик, инвертор итретий ключ, а также блок задержки,второй квадратор и запоминающий блок,причем выход генератора импульсов соединен с первым входом второго ключа ичерез блок задержки с вторым входомпятого регистра сдвига, выход которого соединен с вторым входом цифрового компаратора, выход декодирующегоблока соединен с входом второго умножителя, выход запоминающего блокачерез третий ключ соединен с вторым входом элемента ИЛИ, выход которого подключен к второму входу первого умножителя, выход третьего;регистра сдвига соединен с первымвходом вычитающего блока, второйвход которого соединен с выходом второго о регистра сдвига, выход первогорегистра сдвига через второй квадратор соединен с вторым входом третьегосумматора, выход счетчика соединен свторым входом первого ключа, вторыевходы второго ключа и счетчика являются входом синхронизации устройства.