Программируемый многоканальный цифровой синтезатор частот

(9) ГОС ПО ПР РСКОМУ СВ К ЛЬСТВУ й инича ОКА РЧА(57 к радиосв риемопер рах много оделиров иаю мощейвых уче- нии Вьцвд упраблени(46) (71) сти (72) (53) ),56) кл, (54) НА СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК ДАРСТВЕННЫЙ КОМИТЕТЗОБРЕТЕНИЯМ И ОТКРЫТИЯМГКНТ СССР 393104/24-0915.03.883.11.90, Бюл. Я 43енинградский электротехническсвязи им, проф, М.А.Бонч-Бруе.Н,Волков и В.В.лаюшка21.373.1 (088,8)атент США М 3735269,28 - 14, 1973.ПРОГРАММИРУЕМЫЙ МНОГЬНЫЙ ЦИФРОВОЙ СИНТЕЗАТОТзобретение относитсяет использоваться в иаппаратуре и в имитатоканалов связи при м(зо 5 Н 03 В 19/00 доплеровского с ле. Цель изобре можности опера синтеэируемых ч занной цели в с счетчик 7, первы 9 и второй и трет и 11, Введение процессе работы нять коды, хран ем запоминаю их поочередной поминающих бло ния информаци кодов асуществл управления. 1 ил двига частоты в радиоканатения - обеспечение воэтивного изменения набора астот. Для достижения укаинтеэатор частот введены й и второй коммутаторы 8 и ий запоминающие блоки 10 этих блоков позволяет в синтезатора частот измеящиеся во втором и третьщих блоках 10 и 11, эа счетработы, Переключение заков 10 и 11 из режима чтеи в режим записи новых яется по сигналу на входе5 10 15 20 30 35 40 50 55 Изобретение относится к области радиосвязи и может быть использовано в приемопередающей аппаратуре и в имитаторахмноголучевых каналов связи при моделировании доплеровского сдвига частоты в радиоканале.Цель изобретения - обеспечение воэможности оперативного изменения наборасинтезируемых частот,. На чертеже приведена структурнаяэлектрическая схема программируемогомногоканального цифрового синтезаторачастот,Программируемый многоканальныйцифровой синтезатор частот содержит сумматор 1, первый запоминающий блек 2, постоянный запоминающий блок 3, задэющий, генератор 4, формирователь 5 импульсов ирегистр 6 сдвига; а также - счетчик 7, первый 8 и второй 9 коммутаторы и второй 10 итретий 11 запоминающие блоки.Программируемый многоканальныйцифровой синтезатор частот работает следующим образом.Последовательность импульсов с задающего генератора 4 вызывает изменениясостояний счетчика 7 от 0-го до К-го, где й+1 -количество обслукиваемых каналов, Сигналс выходов счетчика 7 в виде параллельногокода через коммутатор 8 (при наличии науправляющем входе низкого уровня напряжения) поступает на адресные входы второго запоминающего блока 10, в которомхранится информация о значениях набегафазы каналов, Считанная информация поступает на младшие гп разрядов сумматора1, причем на старшие и разрядов первыхвходов сумматора 1 подается нулевой сигнал. Первый запоминающий блок 2 в этовремя находится в состоянии считыванияинформации, и сигнал с его выходов переписывается в регистр б сдвига тактовым импульсов от задающего генератора 4.Таким образом, на входы постоянногозапоминающего блока 3 поступает сигнал си старших разрядов регистра б сдвига, заключающий информацию о фазе колебаний1-го канала в)-й момент времени, но вычисленный в Д)-м цикле, т.е, на К+1 тактовранее, Сигналы с вь 1 ходов всех гп+и разрядов регистра б сдвига поступают на вторыевходы сумматора 1, где производится очередное сложение промежуточной суммы (свыхода регистра б сдвига) с записанным вовтором запоминающем блоке 10 значениемнабега фазы -го канала.Результат сложения записывается впервый запоминающий блок 2 по заднемуфронту импульса от задающего генератора4, После окончания записи по переднему Фронту очередного импульса с задающего генератора 4 счетчик 7 увеличивает свое состояние на единицу и нэ адресных входах. первого 2 и второго 10 запоминающих бло-. ков записывается адрес (1+1)-го канала и процесс повторяется.- При описанной организации чтения информации из постоянного запоминающего блока 3, когда для всех И+1 каналов значение фазы оказывается задержанным на один цикл, т,е. на И+1 тактовый интервал, необходимо в первом цикле работы синтезатора установить на входах постоянного запоминающего блока 3 и на вторых вйдах сумматора 1 нулевые значения фаз каналов. Это необходимо, так как в момент включения питания ячейки запоминающих блоков заполняются произвольными значениями. С этой целью формирователь 5 импульсов вырабатывает на своем выходе после включения питания импульс, обнуляющий регистр 6 сдвига, независимо от данных на его входе. После прохождения первых И+1 импульсов с задающего генератора 4 импуль 25 сом с выхода переполнения счетчика 7 прекращает работу формирователь 5 импульсов и регистр 6 сдвига продолжает нормальное функционирование. Во время функционирования синтезатора частот в третий запоминающий блок 11 (находя.щийся в третьем состоянии по выходу сигналом с входа управления) осуществляется прямой доступ через информационный вход, второй коммутатор 9 независимо от состояния счетчика 1. Это позволяет осуществить перезапись новых кодов набега фазы в третий запоминающий блок 11. Единственным условием является то, чтобы общее время перезаписи не превышало времени функционирования с кодами частот, записанным во второй запоминающий блок 10. При изменении на управляющем входе 45 сигналя с низкого уровня на высокий коммутатары 8 и 9 переключают адресные сигналы, в результате чего третий запоминающий блок 11 переводится в режим чтения информации, а второй запоминающий блок 10 в режим записи новых значений кодов,Емкости второго 10 и третьего 11 запо. минающих блоков определяются произведением разрядности кодов частот а на количество обслуживаемых каналов И+1. Емкость первого запоминающего блока 2 определяется произведен ем (а+и) (Я+1), При этом разрядности гп и и выбираются исходя из требуемой точности восстановления гармонического сигнала, записываемо-го в постоянный запоминающий блок 3.1608777 мо из ти во 11, и пр те 10 Составитель В.ЗенкинТехред М.Моргентал Корректор Т.Палий Тираж 652 Подписноерственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., 4/5. Производственно-иэдательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101 ЦИ су бл вы да ре су на вы щ во бо чи вт Основным преимуществом предлагаео синтезатора частот по сравнению с естным является возможность операной (беэ выключения) записи проиэьных кодов в запоминающие блоки 10 и 5 вследствие чего оперативно изменяется абор синтеэируемых частот. При этом ктическая реализация схемы относиьно проста,Формула изобретенияПрограммируемый мноГоканальный ровой синтезатор частот, содержащий матор, постоянный запоминающий к, задающий генератор и регистр, пер вход которого подключен к выходу защего генератора, при этом выходы истра соединены с вторыми входами матора и входами постоянного запомищего блока, выходы которого являются 20 одами синтезатора частот, о т л и ч а юй с я тем, что, с целью обеспечения можности оперативного изменения наа синтеэируемых частот, введены счет- , формирователь импульсов, первый и рой коммутаторы и первый, второй и тре тий запоминающие блоки, причем первый выход счетчика соединен через формирователь импульсов с третьим входом регистра, второй вход которого подключен к выходу первого запоминающего блока, подключенного первым входом к выходам сумматора, выходы второго и третьего запоминающих блоков соединены с первыми входами сумматора, вход счетчика соединен с выходом задающего генератора и вторым входом первого запоминающего блока, третьи входы которого подключены к вторым выходам счетчика и первым входам первого и второго коммутаторов, выходы которых соединены с первыми входами соответственно второго и третьего запоминающих блоков, вторые входы которых соединены с информационными входами синтезатора частот, адресными входами которого являются вторые входы первого и второго коммутаторов, при этом вторые выходы счетчика являются адресными выходами синтезатора частот, уп. равляющим входом которого являются третьи входы первого и второго коммутаторов и второго и третьего запоминающих блоков,