Устройство для управления обменом процессора с памятью

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 1) С 06 Г 13/ ГОСУДАРСТ 8 ЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ИКЮйи,К-АВИВ:-БЛМОТЕ.:,ИЕ ИЗОБРЕТЕН ОП АВТОРСКОМУ СВИДЕТЕЛ, (72) и Г. (53) (56) У 14 1 й В,В,Сбори детельство СССР 6 Р 13/00) 1987. АВЛЕНИЯ ОБЬЮся к вычист быть исДЛЯ УПР С ПАМЯ относи е и мож системю большойвляется строения ей памят спебло мкости и нем устро Целью и ширение о ва по ретес я ласти при(54) УСТРОЙСТВО ИЕНОМ ПРОЦКССОРА (57) Изобретение лительной техник пользовано для п с быстродействующ информационной е усовершенствован а. . Кф 1488816, ни является рас 2менения. Устройство содержит первый второй счетчики адреса 1, 2, триггер 3, генератор 4 импульсов, первый, второй блоки памяти 5, 6, распределитель 7 импульсов, первый,вто рой блоки элементов И 8, 9, с первого по четвертый элементы И 10-13, первый, второй блоки элементов ИЛИ 14, 15,.первый 16, второй 17, третий 18 элементы задержки, первый, второй дешифраторы 20, 21 границ формата, первую, втурую группы переключателей 22, 23, элемент ИЛИ 26 счетчик 27 импульсов, третью группу переключателей 28, дешифратор. 29 окончания посылки, Устройство обе чивает работу процессора с двумя ками памяти с формированием прерывания по окончании сеанса обмена.5 10 15 20 25 30 35 40 Изобретение относится к вычислительной технике, может быть использовано для построения систем с быстродействующей памятью большой информационной емкости и являетсядополнительным к авт.св, Ф 1488816,Целью изобретения является расширение области применения за счетформирования сигналов границы формата изображения информационной посылки и ее окончания.На чертеже представлена структурная схема устройства,Устройство содержит первый 1и второй 2 счетчики адреса, триггер 3, генератор 4 импульсов, первый 5 и второй 6 блоки памяти,распределитель 7 импульсов, первый 8и второй 9 блоки элементов И, первый 10, второй: 11, третий 12 и четвертый 13 элементы И, первый 14 ивторой 15 блоки элементов ИЛИ,первый 16, второй 17 и третий 18 элементы задержки, вход 19 устройствадлн подключения выхода запуска процессора, первый 20 и второй 2" дешифраторы границ формата, первую22 и вторую 23 группы переключателей, выход 24 дешифратора 20, выход 25 дешифратора 21, элементИЛИ 26, счетчик 27 импульсов, третьюгруппу переключателей 28, дешифратор 29 окончания посылки,Устройство работает следующим образом,Информация, записываемая в блоки 5 и 6 памяти, стробируется сигналом запуска, поступающим на вход19, и при необходимости может бытьсинхронизирована импульсами частоты записи с выхода генератора 4.Сигнал запуска используется такжедля начальной установки счетчиков1, 2 и 27.Информация, подлежащая записи,устанавливается на информационныхвходак .блоков 5 и 6, а запись производится параллельно, напримербайтами.Единичное положение триггера 3соответствует режиму записи в блок5 памяти и режиму считывания дляблока 6 памяти,В режиме записи информации, например, в блок 5 импульсы частоты записи, пройдя через элемент 16 задержки и открытый триггером 3 элемент И 10, поступают также на элемент 17 задержки.Время срабатывания элемента 17 задержки меньше времени срабатывания элемента 16, поэтому на входы чтения-записи импульс частоты записи по. ступает раньше по отношению к сигналу на входах выборки блоков памяти, что является необходимым требованием в режиме записи для блоков 5 и 6.Окончание импульсов обращения к входам чтения-записи и выборки происходит одновременно, так как по окончании импульса записи выход элемента 16 задержки отключается от входа выборки с помощью закрытого элемента И 12, управляемого импульсами частоты записи, а время срабатывания элемента 17 задержки. равно времени срабатывания элементов И 12 и ИЛИ 14 в цепи входов выборки блоков памяти.В режиме считывания информация из блоков 5 и 6 памяти выбирается последовательно с помощью распределителя 7,который через соответствующие блоки элементов И 8 или 9, управляемые триггером 3, формирует поочередное обращение к входам выборки блоков памяти через соответствующие элементы ИЛИ 14 или 15. 1Смена адреса в блоках 5 и б памяти происходит с помощью соответствующего счетчика 1 или 2 по последнему импульсу например восьмому, с выхода распределителя 7, который поступает на вход счетчика 1 или 2 с выхода соответствующего элемента ИЛИ 14 или 15. С помощью переключателей 22 и 23 на входах дешифраторов 20 и 21 устанавливаются коды ожидаемых размеров формата информации и, когда код адреса в счетчиках 1 и 2 совпадает с установленным кодом на.переключателях 22 и 23, дешифраторы 20 и 21 выдают импульс границы формата: количе- ство этих импульсов нодсчитывется счетчиком 27. Переключателем 28 устанавливается код ожидаемого размера посылки и, когда он совпадает с кодом счетчика 27, на выходе дешифратора 29 Формируется сигнал окончания посылки, которым заканчивается про. цесс обмена.Заказ 3386 Подписное Тираж 567 ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., д. 4/5Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,101 5 160339Формула и з о б р е т е н и яУстройство для управления обменам процессора с памятью по авт.св,Р 1488816, о т л и ч а ю щ е е с я5тем, что, с целью расширения области применения, в него введены элемент РЛЛ, первый, второй дешифраторы границ формага счетчик импульсов, первая, вторая, третья группыпереключателей и дешифратор окончания посылки, причем прямой выходтриггера подключен к и-му входу первого дешифратора границ формата,инверсный выход триггера соединенс и-м входом второго дешифратора границ формата, выходы первого, второго счетчиков адреса соединены соответственно с первыми контактами переключателей первой, второй групп, 2 Овторые контакты которых соединеныс шиной единичного потенциала устройства, х-й ( = 1п) переклю 3 6чающий контакт переключателей первой, второй групп соединены соответственно с д-ми входами первого,второго дешифраторов границ формата, выходы которых соединены соответственно с первым, вторым входами элемента ИЛИ, выход которого соединен со счетным входом счетчикаимпульсов, выходы которого соединены с первыми контактами переключателей третьей группы, вторые контакты и переключающие контакты которых соединены соответственно с ши"ной единичного потенциала устройства и с входом дешифратора окончания посылки, выход которого соединен с выходом устройства для подключения к входу прерывания процессора, вход сброса счетчика импульсов является входом устройства дляподключения к выходу запуска процессора.