Устройство для детектирования ошибок

(19) 111) 545 4 В 3/ ТИЯМ ИДЕТЕЛЬСТВУ К АВТОРСКОМ нов 88. 8) тво СССР 6, 1985,В р адиот ппение еличе- йство четыка 9,10 сдвига аеаВь ГОСУДАРСТВЕННЫЙ КОМПО.ИЗОБРЕТЕНИЯМ И ОТНПРИ ГКНТ СССР ОПИСАНИЕ И(54) УСТРОЙСТВО ДЛЯ ДЕТЕКТИР ОШИБОК(57,) Изобретение относится книке. Цель изобретения - повьточности при одновременном унии помехоустойчивости, Устрсодержит три сумматора 1 - 3дулю два, первый компараторре триггера 5 - 8) два счетчипервый элемент И 11, регистр ОБРЕТЕНИ 12, включающий первый и второй раз-ряды 12,. 12.2 и элемент И 12.3, третий счетчик 13, четвертый сумматор 14,по модулю два, пятый и шестой триггеры 15,16, второй компаратор 17, четвертый счетчик 18, второй элементИ 19 В зависимости от подачи управ- .ляющего сигнала ("Лог," или 1 Лог,0")на первый управлякюцнй вход открываются или закрываются элементы И 12,3и 19. Второй компаратор 17 начинаетсравнение внешней псевдослучайнойпоследовательности (ПСП) и внутренней ПСП. По сигналу разности осуществляется вхождение устройства всинхронизм с регистром сдвига передатчика, После этого устройство начинает работать как детектор ошибок.входной внешней ПСП. 1 ил, 15 73545Изобретение относится к радиотехнике и может использоваться в анапизаторах ошибок при контроле каналовсвязи5Цель изобретения - повышение точности при одновременном увеличениипомехоустойчивости.На чертеже представлена структурная электрическая схема предпагаемого устройства,Устройство для детектирования ошибок содержит первый 1, второй 2 итретий 3 сумматоры по модулю два,первый компаратор 4, первый 5вто,. рой 6, третий 7 и четвертый 8 триг геры, первый 9 и второй О счетчики,первый элемент И 11, регистр 12 сдви; га, включающий первый 12,1 и второй12.2 разряды и элемент И 12, 3, тре, тий счетчик 13, четвертый сумматор 14по модулю два, пятый 15 и шестой 16триггеры, второй компаратор 17, чет"вертый счетчик 18 и второй элементИ 19. 25Устройство работает следующим образом. При подаче сигнала "Лог,1" на первый управлякщий вход устройства 30 управлякщим выходом разряда 12. 1 регистра 12 сдвига сигнал "Лог,1" (высокий потенциалоткрывает элементы И 12.3 и 19. На их выходе появляется сигнал "Лог,О" или "Лог,1" в 35 зависимости от того, какой сигнал поступает на их вторые входы. При подаче сигнала "Лог,О" на первый управляющий вход устройства управляющим выходом разряда 12.1 регистра 12 40 сдвига сигнал "Лог.О" (йизкий потенциал) закрывает элементы И 12,3 и 19, т.е, на их выходах всегда присутствует сигнал "Лог,О", что равносильно отключению сигнала с выхода раз ряда 12.1 регистра 12 сдвига и сигнала ошибки от третьего сумматора 3.Одновременно после включения устройства импульс синхронизации (начальной установки) устанавливает второй б, третий 7 и четвертый 8 триггеры, первый 9, третий 13 и четвертый 18 счетчики - в исходное состояние, при котором на выходе первого 9 и четвертого 18 счетчиков и прямом выходе третьего триггера 7 устанавливается уровень "Лог.О", а на прямом выходе четвертого триггера 8 - уровень"Лог,1". При этом на выходе второго триггера 6 и третьего счетчика 13 устанавливается уровень "Лог,О", который разрешает первому счетчику 9 счет тактов с тактового входа устройства. Модуль счета четвертого счетчика 18, равный числу (ш), и модуль счета третьего счетчика 13, равный числу (1+о), устанавливается предварительно сигналами управления на соответствующих управляющих входах устройства, Второй компаратор 17 начинает сравнение входной внешней ПСП поступающей через пятый 15 и шестой 16 триггеры и формируемой на третьем выходе регистра 12 сдвига (выход разряда 2,1) внутренней ПСП При этом импульсы ошибок с выхода второго компаратора 17 проходят на третий счетчик 13 и на первый элемент И 11, Последний открыт уровнями "Лог,1" с инверсного выхода третьего триггера 7 и прямого выхода четвертого триггера 8, Поэтому импульсы ошибок воздействуют на регистр 12 сдвига через четвертый сумматор 14 до тех пор, пока первый счетчик 9 не досчитает число тактовых импульсов до (и+1), Если при этом в разрядах 12,1 и 12,2 регистра 12 сдвига записана безошибоч-, ная информация, т,е. регистр 12 сдви" га устройства войдет в синхронизм с регистром сдвига передатчика (не показан), то на следующем этапе, когда на инверсном выходе третьего триггера 7 установится "Лог. О" и разрешен счет тактов четвертым счетчиком8 и счет ошибок третьим счетчи" ком 13, а первый элемент И 11 закрыт, третий счетчик 13 за число тактовых периодов ш при правильном выборе ш и (1+о) не достигает до своего модуля счета (1+о (при ожидаемом распределении ошибок во входной ПСП). На выходе четвертого счетчика 18 появится импульс, который установит "Лог,О" на прямом выходе четвертого триггера 8, который закроет первый элемент И 11 и разрешит счет ошибок вторым счетчиком 10, т.е. третий этап синхро" низ ации закончится.Если на втором этапе синхронизации в регистре 12 сдвига записана хотя бы одна ошибка, которая принята во входной ПСП, на третьем этапе синхронизации третий счетчик 13 за число тактовых периодов ш успевает достичь до своего модуля счета (1+о 0 и положительный импульс на его выходе уста35456 ЗО 35 40 5 триггера соединен с третьими входами 50 5 157новит устройство в исходное состояние.Такой процесс повторяется до техпор, пока регистр 12 сдвига устрдйства не войдет в синхронизм с регистром сдвига передатчика (не показан), После этого устройство работает как детектор ошибок входной внешней. ПСП,Первый компаратор 4 сравниваетвходную внешнюю ПСП, поступающуючерез пятый триггер 15, и внутреннююПСП, поступающую с третьего сумматора 3, которая такая же, но сдвинутана один такт вперед, Выход второгокомпаратора 17 является выходом устройства и служит для выдачи выделенных импульсов ошибок на стандартнуюаппаратуру обработки статистическихданных потоков ошибок, например длярегистрации времени приема ошибки вовходной ПСП, Выходной сигнал первогокомпаратора 4 через первый триггер 5поступает на первый сумматор 1 помодулю два, с выхода которого сигналпоступает на вход второго сумматора2 по модулю два,Формула изобретенияУстройство для детектирования ошибок, содержащее последовательно соединенные первый компаратор, первый триггер, первый сумматор по модулю два, второй сумматор по модулю дна, второй триггер, первый счетчик и третий триггер, регистр сдвига, четвертый триггер, первый вход и первый выход которого соединены соответственно . с выходом второго триггера и вторым входом второго триггера, третий сумматор по модулю два, первый и второй входы и выход которого соединены соответственно с первым и вторым выходами регистра сдвига и вторым входом второго сумматора по модулю два и первым входом первого . компаратора, второй счетчик, первый вход второго триггера. является установочным входом устройства, тактовымвходом которого является второй вход первого счетчика, выход второго триггера подключен также к второму входу третьего триггера, о т л и 5 О 15 20 25 чающе е ся тем, чтосцельюповышения точности при одновременномувеличении помехоустойчивости, введены последовательно соединенныепятый триггер, перный вход которогоявляется информационным входом устрой стна, шестой три ггер, второй ком-,паратор, второй вход которого соединен с третьим выходом регистра сдвига, первый элемент И и второй элемент И, выход которого соединен стретьим входом третьего сумматора помодулю два, четвертый нход которогосоединен с четвертым выходом регистра сдвига, первый информационный вход которого соединен с выходомтретьего сумматора по модулю два, чет-."вертый сумматор по модулю два, первый и второй входы и выход которого,соединены соответственно с третьимвыходом регистра сдвига, выходомпервого элемента И и вторым информационным входом регистра сдвига, третий счетчик, первый нход и ныход которого соединены соответственно с ныходом второго компаратора и вторым входом третьего триггера, выход пятого трйггера соединен с вторыми входами первого компаратора и первого сумматора по модулю два, четвертый счетчик, первый вход которого соединен свторыми входами пятого и шестого триггеров и подключен к тактовому входу устройства, .второй вход второго элемента И соединен с управляющим входом регистра сдвига и является первым упранпяющим входом устройства,первый вход второго счетчика соединенс выходом второго компаратора и является выходом устройства, второй выход четвертого триггера подключен.к вторым входам первого элемента Ии второго счетчика, выход третьего первого элемента И и третьего счетчика и вторым входом четвертого счетчика, выход которого подключен к второму входу четвертого триггера, атретий вход четвертого счетчика янляется вторым упраапяющим входом устройства, третьим управляющим входомкоторого является второй вход третьего счетчика,