Способ контроля логических схем

(51)4 С 01 К 31/28 ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 243945/24-211.05.877.08.89. Бюл.М 29язанский радиотехниче ий и Г.А.Филин(088.8)иг, ЛокализаропроцессорнестнадцатириЭлектроника.с.23-33,неис х систныхМ,: КИХ СХЕМ ольи зован в ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ П(НТ СССР(72) В.А.Линьков (53) 621.317.799 (56) Гордон, Над правностей в мик мах при помощи ш ключевых кодов. Мир, М 5, 1977,(54) СНОСОВ КоПРОИ ЛОГИЧЕ(57) Изобретение может бытьзовано для контроля и диагн логических схем. Способ реалИзобретение относится к контрольно-измерительной технике и может быт использовано для контроля и диагностики логических схем,Цель изобретения - расширение функциональных возможностей и повышение достоверности контроля за счет возможности обнаружения отклонения логических уровней и времени срабатывания объекта контроля от допусти" мых значений.Способ контроля логических схем осуществляется следующим образом.Объединяют электричЕски все контролируемые входы и выходы объекта контроля через разнономинальные емкости, к общей точке которых подключают суммирующий резистор. Подают тестовые воздействия непосредственно на входы объекта контроляНапряжени устройстве. Цель изобретения - расши"рение функциональных. возможностей иповышение достоверности контроляза счет возможности обнаружения отклонения логических уровней и времени срабатывания объекта контроля отдопустимых значений, для чего объединяют электрически все контролируемыевходы и выходы объектаконтроля через разнономинальные емкости, к общей точке которых подключают суммирующий резистор, снимаемое напряжение которого принимаютза информативный параметр, Сравнивают его с эталоном и при их совпадении считают контролируемую схемуисправной. 2 ил. 1на суммирующем резисторе, представляющее сумму преобразованных входных и выходных сигналов объекта контроля принимают за информативный параметр. Сравнивают получаемый информативный параметр с эталоном и при их совпаде Р нии считают контролируемую схему исправной. 00На фиг,1 приведена схема, реализую- фф 3 щая способ; на фиг.2 - временные диаграммы, поясняющие способ.Способ можно реализовать, используя суммирующую КС-цепь (фиг.1). Такая цепь содержит и разнономинальных емко- ф стей С,1С.п (например, С. ) С.2) С.п), где и - число, выводов объекта контроля и резистор К. Входы . суммирующей КС-цепи соединяются с входами и выходами объекта контроля. Величины емкостей выбираются такими,3 149928чтобы они не оказывали отрицательноговлияния на работу объекта контроля,Суммарный, сигнал, принимаемый за информативный параметр, снимается с резистора К.Так как С,1С.2 ) .С.п,то и постоянные времени С;С. К,соответствующие каждому выводу объекта контроля различные и С,Ф,с т т Г 10Следовательно, сигналы, проходящиепо каждому выводу объекта контроля,преобразовываются по экспоненциальномузаконуес разными постояннымил,времени У, Этим достигается однознач 1ное соответствие получаемого одноканального сигнала, снимаемого с резис"тора К первоначальной многоканальнойдискретной информации, снимаемой свходов и выходов логических схем, что 70исключает потерю первоначальной инфор-.мации.Анализ получаемого сигнала на наличие ошибок, а также уменьшения быстродействия или выхода амплитуды логических "1" и "О" из допусковых: эонможно осуществить как наложениемего на эталонный на экране осциллографа при ручном контроле, так и преобразовав этот сигнал в код с последую- Ющей его обработкой любым из существующих методов (например, сравнив сэталонным кодом)На фиг.2 приведены временные диаграммы, поясняющие способ, для случая,15когда информация снимается, например,с контролируемой схемы, имеющей четыре вывода.На диаграммах показаны: а, в, д,ж - сигналы, снимаемые с 1, 2, 3 и 4- 4 рго выводов схемы; б,г, е, з - сигналы, получаемые в результате преобра зования сигналов а, в, д, ж с посто 7 4янными времени соответственно 8,с, У1 а ф л ис +, причем с 1-сяс э - с+и " суммарный сигнал, снимаемый с ре"зистора К. Предлагаемый способ обладает большей чувствительностью к изменению параметров логических схем. Применение способа позволяет не только констатировать факт сбоя нлн отказа логических элементов, но и заранее предвидеть воэможность отказа, что позволяет заблаговременно предупредить аварию, выявить от-.клонение логических уровней и быстродействия от допустимых значений как отдельных логических элементов, так и устройства в целом. Формула изобретения Способ контроля логических схем, в соответствии с которым подают тестовые воздействия непосредственно на входы объекта контроля, преобразуют вьмодные реакции, сравнивают полученный информативный параметр с эталоном, о т л и ч а ю щ и й с я тем, что, с целью расширения функциональных возможностей и повышения достоверности контроля эа, счет воэможности обнаружения отклонения логических уровней и времени срабатывания объекта контроля от допустимьм значений, объединяют электрически всеконтролируемые входы и вьмоды объекта контроля через разнономинальные емкости, к общей точке которых подключают суммирующий резистор, снимаемое напряжение на суммирующем резисторе принимают за информативный параметр..Тираж 713комитета по изМосква, Ж,Подписно КНТ ССС етениям и открытиямшская наб., д. 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101 Заказ 4688/45 ВНИИПИ Государственног 113035