Цифровой фазочастотный детектор

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 80125614 51)4 НОЗР 130 БРЕТЕ ВТОРСНОМУ СВИДЕТЕЛЬСТВУ оговой 17, с, 56 - 58. кл. 328 - 133, ТОТНЫЙ ДЕк импульсной овано в фазоГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТ ОПИСАНИЕ(57) Изобретение относитсятехнике и может быть исполь метрии и системах АПЧ. Цель изобретения - повышение точности фазочастотного детектора. Детектор содержит триггеры 1, 2, 7 и 8, элемент И - НЕ 3, интегратор 4 и элементы ИЛИ 5 и 6, Предложенная схема соединения элементов устройства исключает сбои, возникающие при совпадении во времени сигнала обнуления триггеров и входных сигналов фазочастотного детектора, что позволяет повысить точность измерения разности фаз входных сигналов при малых значениях частотных рассогласований. 2 ил.Изобретение относится к импульсной технике, а именно к фазочувствительным детекторам, и может быть использовано в фазометрии и системах АПЧ.Цель изобретения - повышение точности фазочастотного детектора.На фиг. 1 приведена структурная схема фазочастотного детектора (Чс - напряжение логической единицы); на фиг. 2 - временные диаграммы работы устройства,На фиг. 2 обозначено: а - первый входной сигнал ъ (1); б - второй входной сигнал х(1); в - сигнал на выходе первого триггера устройства; г - сигнал на выходе второго триггера устройства; д - сигнал на выходе третьего триггера устройства; е - сигнал на выходе четвертого триггера устройства; ж - сигнал на выходе первого эле. мента ИЛИ устройства; з - сигнал на выходе второго элемента ИЛИ устройства. 5 10 15 дом первого триггера, а третий 5-вход - с первыми С-входами второго и четвертого триггеров 2 и 8.Устройство работает следующим образом.Пусть частота первого сигнала Г, меньше частоты второго сигнала Е . При ГЕ устройство будет работать аналогично. Начальное состояние произвольно. При неравенстве частот входных сигналов возникает ситуация, когда сначала передний фронт сигнала в(1) (1) опережает передний фронт сигнала х(1) (1), а затем передний фронт 50 Цифровой фазочастотный детектор содержит первый и второй триггеры 1 и 2, элемент И - НЕ 3, интегратор 4, первый и второй элементы ИЛИ 5 и 6 и третий и четвертый триггеры 7 и 8.Первые С-входы триггеров 1 и 2 соединены с клеммами входных сигналов, вторые 25 Р-входы - с клеммами сигнала логической единицы, а выходы - с входами элемента И - НЕ 3 и интегратора 4. Выходы первого и второго элементов ИЛИ 5 и 6 соединены с четвертыми К-входами соответственно первого и второго триггеров 1 и 2. 30 Первый выход третьего триггера 7 соеди. нен с третьим .-входом первого триггера 1, а второй - с первым входом первого элемента ИЛИ 5, второй вход которого соединен с выходом элемента И - НЕ 3 и вторым входом второго элемента ИЛИ 6, первый З 5 вход которого соединен с вторым выходом четвертого триггера, при этом первый выход последнего соединен с треьтьим 5-входом второго триггера 2, первый С-вход - с первыми С-входом второго триггера, второй 40 Р-вход - с четвертым К-входом второго триггера, а третий 8-вход - с первыми С- входами первого и третьего триггеров 1 и 7. Первый С-вход третьего триггера 7 соединен с первым С-входом первого триггера 1, второй Р-вход - с четвертым К-вхо сигнала х ) (1 з) опережает передний фронт сигнала в) 4). В этом случае в момент времени 1 первый триггер 1 переходит в единичное состояние, в момент времени ( второй триггер 2 переходит в единичное состояние, после чего вырабатывается сигнал обнуления, переводящий триггерыи 2 в нулевое состояние. Триггеры 7 и 8 устанавливаются в исходные единичные состояния первым нулевым уровнем входных сигналов. В случае, когда импульс обнуления с выхода элемента И - НЕ совпадает во времени с передним фронтом сигнала х) (1), триггер 8 переходит в нулевое состояние, блокируя прохождение импульса обнуления на триггер 2 и переводя его в единичное состояние, Нулевым уровнем сигнала ч(1) (8) триггер 8 возвращается в единичное состояние, В момент времени (9 по переднему фронту сигнала х(1) триггер 1 переходит в единичное состояние, после чего вырабатывается импульс обнуления, переводя триггеры 1 и 2 в нулевое состояние. Таким образом детектор продолжает выдавать верную информацию - информационные импульсы на выходе второго триггера.Цифровой фазочастотный детектор исключает сбои, возникающие при совладении во времени сигнала обнуления триггеров и входных сигналов фазочастотного детектора, что позволяет повысить точность измерения разности фаз входных сигналов при малых значениях частотных рассогласований. Формула изобретенияЦифровой фазочастотный детектор, содержащий четыре триггера, элемент И - НЕ, два элемента ИЛИ и интегратор, причем С-входы первого и второго триггеров соединены соответственно с С-входами треть. его и четвертого триггеров и с соответствующими клеммами входных сигналов, при этом выходы первого и второго триггеров соединены с входами элемента И - НЕ, а входы - с клеммой сигнала логической единицы, отличающийся тем, что, с целью по. вышения точности, входы интегратора соединены с выходами первого и второго триггеров, первый выход третьего триггера соединен с входом первого триггера, а второй выход через первый элемент ИЛИ соединен с К-входом первого триггера, соединенным также с Р-входом третьего триггера, Б-вход которого соединен с С-входом четвертого триггера, при этом первый выход четвертого триггера соединен с 5-входом второго триггера, а второй выход через второй элемент ИЛИ соединен с Й-входом второго триггера, соединенным также с входом четвертого триггера, 5-вход которого соединен с С-входом третьего триггера, а выход элемента И - НЕ соединен с вторыми входами первого и второго элементов ИЛИ.25640 у ф 5 б 7 ю Ью о ур уз Фиг.2Составитель М. Катанова Редактор С, Пекарь Техред И. Верес Корректор М. Демчнк Заказ 4833/54 Тираж 816 Подписное ВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж - 35, Раушская наб., д. 4/5Филиал ППП Патент, г. Ужгород, ул. Проектная, 4