Устройство для коррекции ошибок в непозиционном аддитивном коде

(71) Институт матеки АН КазССР(56) Авторское свиВ 960823, кл, С 06Авторское свидеЧф 932499, кл, С 06 а преобразователя код, группу блоков нту по модулю, грувторую схему второй блок элеэлемент И, причем второго сумматоров ны с входами сооттор по модулю, д в дополнительный деления на конст Р 3 И Т,С.А.И пу схем сравнен сравнения с нул ментов запрет выходы первог атики и механ о модулю соедин ство СССР8, 1980,о СССР8, 1980. детеР 1 ельс Р 11 отсутствия ошибки уст информационный вход в элементов запрета сое роиства, второторого блока н ныходом четвертого сумма выходы первого и нто элементов запрета со а м оков соот и втог инены ходам о мод ветстненно с вторыми и первого сумматоров лю, ныГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(54)(57) УСТРОЙСТВО ДЛЛ КОРРЕКИИИОШИБОК В НЕЛОЗИЦИОННОМ АЦДИТИВНОМКОДЕ, содержащее группу вычитателейпо модулю, группу блоков умноженияна константу по модулю, три сумматора по модулю, первую схему сравнения с нулем, первый блок элементов запрета, причем информационныйвход устройства соединен с входамиуменьшаемого вычитателей по модулюгруппы и первыми входами первогои второго сумматоров по модулю,вы -ходы вычитателей по модулю группысоединены с входами соответствующихблоков умножения на константу помодулю группы, выходы которых соединены с соответствующими входамитретьего сумматора по модулю, выходкоторого соединен с входом первойсхемы сравнения с нулем, выход которой соединен с управляющим входомперво. о блока элементов запрета,первый информационный вход которогосоединен с выходом третьего сумматора, о т л и ч а ю щ е е с я тем,что, с целью повышения быстродействия, оно содержит четвертый сумма, Я 01180897 ветствующих преобразователеи в допол - нительный код, выходы вычитателей по модулю группы соединены с соответствующими входами четвертого сумматора по модулю, выходы первого и второго преобразователей в дополнительный код соединены соответственно ф с (и+1)-и входами четвертого и третьего сумматоров по модулю (гдеи - количество информационных ос- ( нований), выход четвертого сумматора па модулю соединен с первыми входами схем сравнения группы и входом второй схемы сравнения с нулем, Мффб выход которой соединен с управля- файф ющим входом второго блока элементов 00 запрета, вторым информационным входом первого блока элементов запре- (; та и с первым входом элемента И, Ф выход первой схемы сравнения с нулем соединен с первым инФормационным входом второго блока элементов запрета и с вторым входом элемента И, выход которого является выходом1180897 группы,1Изобретение относится к вычислительной технике и может быть использовано в циФровых вычислительныхустройствах для автоматического обнаружения и коррекции ошибок в группахдвоичных разрядов,Целью изобретения является повышение быстродействия.На чертеже представлена схемаустройства для коррекции ошибок внепозиционном аддитивном коде.Устройство для коррекции ошибокв непозиционном аддитивном коде содержит группу 1 вычитателей по модулю, группу 2 блоков умножения наконстанту по модулю, преобразователи 3 и 4 в дополнительный код, сумматоры 5 - 8 по модулю, группу 9блоков деления на константу по модулю, группу сравнения 10 схем,схемы 11 и 12 сравненпя с нулем,элемент И 13, блоки 14 и 15 элементов запрета, инФормационный вход16, выход 17 отсутствия ошибки,Устройство для коррекции ошибок внепозиционном аддитивном коде работает следующим образом.Число О ( А ( 9 в аддитивномнепозиционном коде (слабоариФметическом коде системы остаточных клас сов) с двумя контрог ьньми модулямиимеет видА = Ыпп+1 Оп 2)где М; = 1,п с;Б А(шос 1 Р;); 1 О Появление одного из д Д равныхнулю, свидетельствует об одномодульной ошибке в контрольном вычете, соответствующем ненулевому элементу синдрома. Синдром, равный нулю, свидетельствует об отсутствии ошибок вчисле,ИнФормационные и контрольные выче 35 ты числа А поступают по входам 16устройства на входы уменьшаемых группы 1 вычитателей по модулю и первыевходы сумматоров 5 и 6 по модулюсоответственно.Значения инФормационных вычетовумножаются на номер соответствующегЪ вычета на соответствующих блоках2 умножения по модулю группы, навыходах которых получаются значенияу; = Ы(шос 1 Я),ход третьего сумматора по модулюсоединен с входами блоков деленияна константу по модулю группы, вы -ходы которых соединены с вторыми=1РР 1 - взаимно простые ос инования, причемсправедливоР ( ("О - контрольный модуль.Для экономии разрядности оборудования можно положить О =Р п простое число, тогда 3; =1 и 3; =. входами соответствующих схем сравнения группы, выходы которых соединены с входами вычитаемого соответствующих вычитателей по модулю 2Такой избыточный код корректирует одномодульные ошибки (т.е, произвольныедвоичные ошибки в одной группе бит,соответствующей вычету по одному ин Формационному или контрольному модулюкода), если для матрицы коэФФициентов кода справедливо,(4: ,":)НОЮ ( Д ; С) =1.Все миноры матрицы взаимно простыс Я. Синдром ошибок равен, ио с, (шос 1 С) - Ы(тпос 1 Я)1=1 иУ,К;(; (топ О) - сп+г (шос 1 1)1=120 Очевидно, что величина ошибок дЫ;и номер ошибочного основания обнаружены, если выполняется равенство1180897 4При сФ О, д0 ошибка в информационном вычете, Значение поступает на входы блоков 9 деления на я . константу по модулю группы. Произво 5 дится деление на номер соответствующего вычета по модулю и формируются1у- величины (д ( х/ О/Г. Полученные величины поступают на соответствующиесхемы 10 сравнения группы, где сравв- О ниваются со значением д. При совпаые денни в одной из схем 10 сравнения т величина с"через нее передается на т- вход вычитаемого соответствующеговычитателя 1 по модулю группы, где15 вычитается из имеющегося значенияинформационного вычета, тем самымкорректируя его,Значения контрольных вычетов преобразуются в дополнительный докод на преобразователях 3 и 4 в дополнительный код. Затем производитс.суммирование полученных величин насумматорах 8 и 7 по модулю, на выходах которых получаются соответствющие значения синдрома ошибок с ид"2 . Полученные величины поступаютсоответственно на схемы 12 и 11 сранения с нулем. При б= К =0 единичнзначения через элемент И 13 вызываюпоявление на выходе 17 сигнала отсуствия ошибки,При д"Ф О, сГ 2=0 значение сГ через блок 15 элементов запрета поступает на второй вход сумматора 5 помодулю, где складывается с имеющимся значением первого контрольноговычета, тем самым корректируя его.При 8=0, 3 Ф 0 значение с 2 черезблок 14 элементов запрета поступаетна второй вход сумматора 6 по моду -лю, где складывается с имеющимся значением второго контрольного вычета,тем самым корректируя его. Таким образом, происходит исправ ление ошибок, возникающих в информационных или контрольных вычетахчисла А.Изобретение позволяет получитьдополнительно сокращение объема 25 оборудования за счет уменьшения разрядности обрабатывающих блоков.1