Устройство формирования синхронизирующих последовательностей

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 633 19) 4 с 59 Н 04 1. 7/О ОПИСАНИЕ ИЗОБРЕТЕНИЯ сф свас(56) Авторское803115, кл. НАвторское св321960, кл.тип). юл. Ю шин и 088.8) видет 04 1.детел Н 04 А. Шишл льство СССР7/04, 1979.ство СССР1. 7/02, 1969 (п ОСУДАРСТВЕННЫИ КОМИТЕТ СССР О ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИ ВТОРСКОМУ СВИДЕТЕЛЬСТВ(54) (57) УСТРОЙСТВО ФОРМИРОВАНИЯ СИНХРОНИЗИРУЮЩИХ ПОСЛЕДОВАТЕЛЬНОСТЕЙ, содержащее блок фазовой автоподстройки частоты, вход которого объединен с первым входом блока управления делителем частоты и является входом устройства, а выход блока фазовой автоподстройки частоты подключен к счетному входу делителя частоты, выполненного в виде и последовательно соединенных триггеров, отличающееся тем, что, с целью сокращения времени фазирования синхронизирующих последовательностей, блок управления делителем частоты выполнен в виде инвертора и и элементов фазирования, каждый из которых состоит из объединенных по входу Р-триггера и блока задержки, выходы которых подключены к соответствующим входам элемента И - НЕ, причем счетный вход делителя частоты объединен с входом элемента НЕ, выход которого подключен к входу первого элемента фазирования, единичный вход Р-триггера которого является первым входом блока управления делителем частоты, выход каждого элемента фазирования подключен к входу установки 1 соответствующего триггера делителя частоты, нулевой выход которого подключен к входу последующего элемента фазирования, кроме того, в каждом элементе фазирования, кроме первого, нулевой выход Р-триггера объединен с единичным входом.Изобретение относится к дискретным устройствам обработки информации и системам синхронизации и предназначено для формирования импульсных последовательностей, синхронных с внешним сигналом.Цель изобретения - сокращение времени фазирования синхронизирующих последовательностей.На фиг. 1 представлена структурная электрическая схема устройства формирования синхронизирующих последовательностей; на фиг. 2 - временные диаграммы, поясняющие его работу.Устройство формирования синхронизирующих последовательностей содержит блок 1 фазовой автоподстройки частоты (ФАПЧ), состоящий из фазового дискриминатора 2, управляемого генератора 3, элементов И 4 и 5, реверсивного счетчика 6, преобразователя 7 код - аналог и элементов И - НЕ 8 и 9, делитель 10 частоты и блок 11 управления делителем частоты, состоящий из инвертора 12 и и элементов фазирования 13, - 13, каждый из которых содержит, Р-триггер 14, элемент И - НЕ 15 и блок 16 задержки, а делитель 10 частоты состоит из последовательно соединенных триггеров 17 - 17Устройство формирования синхронизирующих последовательностей работает следующим образом.На вход фазового дискриминатора 2 с входа устройства поступают принимаемые посылки (фиг, 2 а). На другой вход, фазового дискриминатора 2 поступает последовательность импульсов с управляемого генератора 3 (фиг, 2 б), В зависимости от знака рассогласования по фазе (отставание или опережение) формируется сигнал на одном или другом выходе фазового дискриминатора 2, при этом реверсивный счетчик производит счет или в направлении сложения или в направлении вычитания, Кодовый п-разрядный сигнал с выходов реверсивного счетчика 6 преобразуется с помощью преобразователя 7 код - аналог в аналоговый сигнал, который управляет частотой управляемого генератора 3,при этом обеспечивается подстройка частоты управляемого генератора 3 таким образом, что ошибка фазового рассогласованиямежду сигналами посылок и импульсамиуправляемого генератора 3 уменьшаетсядо нуля. Последовательность импульсов с выхода управляемого генератора 3 (фиг. 2 б)поступает на счетный вход триггера 17 делителя 10 частоты и на второй вход блока 11управления делителем частоты, на первыйвход которого поступают сигналы с входаустройства (фиг. 2 а). Сигналы с второговхода блока 11 управления делителем частоты через инвертор 12 поступают на входблока 16 задержки и на вход синхронизации Р-триггера 14 первого элемента фазирования 13, с выходов которых через элемент И - НЕ 15, (фиг. 2 в) импульсы поступают на вход установки в единичное состояние триггера 17 делителя 10 частоты. С нулевого выхода триггера 17 последовательность импульсов (фиг. 2 г)поступает на входы блока 16 задержкии Р-триггера 14 второго элемента фазирования 13, с выходов которых черезэлемент И - НЕ 15 (фиг. 2 д) импульсы25 поступают на вход установки в единичноесостояние триггера 17 делителя 10 частоты (фиг. 2 е).Аналогичным образом осуществляетсяфазирование других триггеров 17 делителя10 частоты. При отсутствии сигналов наЗО входе устройства, когда блок ФАПЧ 1 находится в асинхронном режиме, блок 11управления делителем частоты, обеспечивает фазирование триггеров 17 - 17, делителя 10 частоты по сигналам управляемогогенератора 3,35Таким образом, независимо от режима,в котором находится блок ФАПЧ 1, блок 11управления делителем частоты осуществляет автоматическую коррекцию фазы40 делителя 10 частоты, что позволяет уменьшить время вхождения в синхронизми обеспечить возможность получения частот,синфазных и кратных частоте управляемогогенератора 3 блока ФАПЧ 1.1166331 фиг. ь В.Вере Редакто Заказ 4 Составител Техред И.Тираж 659 И Государствен делам изобрет Москва, Ж - 35, П аПатентэ, г. А. Шандор/55ВНИИПпо113035,филиал ПП Евдокимовас КорректоПодписноого комитета СССРнии и открытийРаушская наб., д. 4/жгород, ул. Проектна