Запоминающее устройство с обнаружением ошибок

(9) (1) 1)С 11 С 2900 ПИСАН ЗОБРЕТЕНИЯ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СС ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКР АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство СССР У 672655, кл, С 11 С 29/00, 1977.Авторское свидетельство СССР У 955197, кл. С 11 С 11/00, 1 981. (54)(57) ЗАПОМИНА 1 ОЩЕЕ УСТРОЙСТВО С ОБНАРУЖЕНИЕМ ОШИБОК, содержащее накопитель, регистр слова, адресный регистр, выходной регистр, группу элементов ИЛИ, первый, второй и тре" тий сумматоры по модулю два, первый элемент И, счетчик, причем входы накопителя подключены соответственно к выходам регистра слова и адресного регистра, а выходы - к входам выходного регистра, выходы которого соединены с первыми входами элементов ИЛИ группы, причем выходы элементов ИЛИ группы и вход адресного регистра соединены соответственно с входами второго и первого сумматоров по модулю два, выходы которых подключены к входам третьего сумматора по модулю два, выход которого соединен свторым входом первого элемента И,вторые входы элементов ИЛИ группы,входы адресного регистра и выходсчетчика являются соответственно информационными и адресными входами иконтрольным выходрм устройства,отличающееся тем, что,с целью повышения надежности устройства, внего введены второй элементИ и четвертый сумматор по модулю два,первый вход которого соединен с выходом первого элемента И, а второйвход подключен к одному иэ выходоввыходного регистра, а выход соединенс входом счетчика, причем выход третьего сумматора но модулю два соединен с вторым входом второго элементаИ, выход которого соединен с однимиз входов регистра слова, другие входы которого соединены с вторыми входами элементов ИЛИ группы; а первыевходы первого и второго элементов Иявляются соответственно первым и вторым управляющими входами устройства.1 11647Изобретение относится к запоминающим устройствам,11 ель изобретения - повышение надежности устройства путем исключенияслучаев ложных сбоев при передачемассивов с повторяющимися адресамии повьппение диагностичности системы.На чертеже представлена функциональная схема предлагаемого устройства, 10Устройство содержит накопитель 1,соединенный с регистром 2 слова., адресным регистром 3 и через выходной регистр 4 с элементами ИДИ группы 5, к выходу которой подключенвторой сумматор 6 по модулю два, вьгход которого соединен с первым входом третьего сумматора 7 по модулюдва, второй вход которого подключенк выходу первого сумматора 8 по моцулю два, а выход соединен с вторымэлементом 9 И и через первый элемент10 И - с четвертым сумматором 11 помодулю два и счетчиком 1 2, входы 1314 являются управляющими входами 25устройства.Устройство работает следующим образом,ЗОВ исходном состоянии регистры 2-4, а также счетчик 12 обнулены. В режиме записи массива информации код адреса и код записываемого слова подаются соответственно на входы адрес-З ного регистра 3 и на входы регистра 2 слова. Одновременно код адреса и код записываемого слова подаются соответственно на первый сумматор 8 по модулю два и через элементы ИЛИ 40 группы 5 - на второй сумматор 6 по модулю два, которые вырабатывают би-, ты четности адреса и записываемого слова. Биты четности объединяются третьим сумматором 7 по модулю два 45, в результирующий бит. С управляющего входа 14 на вход второго элемента 9 И при записи информации поступает единичный сигнал. Результирующий бит через второй элемент 9 И поступает на один из входов регистра 2 слова, после чего производится запись слова в соответствующую ячейку накопителя 1, Одним из разрядов записываемого слова является результирующий, бит четности. 912В режиме считывания массива информации в каждом такте обращения чис-. ло, соответствующее коду адреса, извлекается из накопителя 1, Информационные разряды при этом через выходной регистр 4 поступают на выход устройства. Одновременно бит четности считанного слова поступает на четвертый сумматор 11 по модулю два, а код адреса и код считанного слова подаются соответственно на первый сумматор 8 .по модулю два и через элементы ИЛИ группы 5 - на второй сумматор 6 по модулю два, которые, как и при записи, вырабатывают биты четности адреса и считываемого слова, объединяемые третьим сумматором 7 по модулю два в результирующий бит. При считывании информации на вход 13 поступает единичный сигнал. Результирующий бит через первый элемент 10 И поступает на вход четвертого сумматора 11 по модулю два, который по каждому слову массива при несравнении результирующих битов по записи и считыванию информации формирует сигнал, ошибки, поступающий на вход счетчика 12. Последний формирует код суммарного количества ошибок в массиве информации. К началу записи нового массива информации счетчик устанавливается в нулевое состояние.В предлагаемом устройстве контрольный бит четности записывается по каждому слову входной информации, При поступлении на вход устройства слов с одинаковыми адресами контрольный бит четности предыдущего слова, записанного в накопитель, перетирает ся битом четности следующего слова с этим же адресом, Таким образом, введение четвертого сумматора по модулю два, второго элемента И и орга-, низация новых связей позволяет при записи информации сохранить в накопителе контрольный бит последнего слова в пачке слов,с повторяющимися адресами, который поступает на контроль при считывании информации, чем достигается возможность обработки массивов информации с повторяющимися адресами и повышается диагностическая способность системы, что в целом повышает надежность запоминающего устройства.1 164791 Составитель Б.Вилесовктор С.Лисина Техред Т.Дубинчак КорректоР В,Гирня исиоеСР Заказ таыти д, 4 ая на иал ППЛ "Патент", г. Ужгород, ур. Проектная, 4/50ВНИИПИпо д11303 Тираж 584 сударствен ам изобрет Москва, .Ж ого коми ний и от 35, Рауш