Устройство для распознавания контуров изображений

)С 06 К 9 ОПИСА К АВТОРСКО ИЕ ИЗОБ ВИДЕТЕЛЬСТ У вый и люче дока е о подго ю ОСУДАРСТВЕННЫЙ НОМИТЕТ СПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНР(71) Ленинградский институт авиацшонного приборостроения(56) 1. Авторское свидетельство СССРУ 754453, кл. С 06 К 9/00, 1980,2. Авторское свидетельство СССРР 760133, кл. С 06 К 9/00, 1980(54)(57) 1. УСТРОЙСТВО ДЛЯ РАСПОЗНАВАНИЯ КОНТУРОВ ИЗОБРАЖЕНИЙ, содержащее формирователь порога и последовательно соединенные датчик видеосигнала, блок дифференцирования,первый пороговый элемент и блокрегистрации, причем первый и второйвходы формирователя порога подключены соответственно к первому и второму выходам датчика видеосигнала,третий выход которого подключен ковторому входу блока дифференцирования и третьему входу формирователяпорога, о т л и ч а ю щ е е с ятем, что, с целью повьппеншя достоверности распознавания контуровизображений в условиях низкого контраста и пространственных помех, вустройство введены первый вычштатель, первый вход которого подключенк выходу формирователя порога, первый блок памяти, последовательносоединенные второй блок памяти шарифметико-логический блок, второйш третий входы котэрого подключенысоответственно к первому выходу первого блока памяти ш второму ду второго блока памяти, трет четвертый выходы которого подк к первым входам соответственн регистрации и первого блока п и последовательно соединенные вый элемент И, первый счетчик рой счетчик, второй элемент И третий счетчик, выход которог ключен ко второму входу перво вычитателя, выход которого по чен ко второму входу первого порогового элемента, выход которого подключен к первому входу второго элемента И, четвертым входам первогоблока памяти и второго блока памяти и ко второму входу первого счетчика, третий вход которого соединенсо вторыми входами второго счетчика,второго элемента И, первого блокапамяти, с первым входом второго блока памяти и подключен ко второму вы"ходу датчика видеосигнала, пятый входи второй выход первого блока памятиподключены соответственно ко второмувыходу формирователя порога ш ктретьему входу второго счетчика,выход которого подключен ко второмувходу второго блока памяти, третийвход которого соединен с третьим входом первого блока памяти, четвертымвходом арифметшко-логического блока,вторыми входами блока регистрации шпервого элемента И ш подключен ктретьему выходу датчика видеосигналаа первый и второй выходы арифметикологического блока подключены соответ"ственно к третьему ш четвертому входам блока регистрации, пятый входкоторого соединен с пятым входомпо строке производится с помощью вычитателя 86, на второй и первый входыкоторого поступают значения сигналовяркости соответственно текущего элемента и прерыдущего элемента разложе"ния по строке. Определение приращения сигнала яркости по кадру (междусоседними элементами двух смежныхстрок разложения) производится с помощью. вычитателя 84, на первый и вто Орой входы которого поступают значениясигналов яркости соответственно текущего элемента разложения и предыдущего элемента разложения по кадру(т.е. соседнего элемента по вертикали), Запоминание сигналов яркостиэлементов разложения активной частистроки производится сдвиговым регистром 83, на первый вход которого подается сигнал яркости с первого выходадатчика 1 видеосигнала, а на второйвход - задержанный актовый импульс,по которому производится запись сигнала яркости текущего элемента исдвиг уже записанных сигналов яркос- дти. Задержка на запись и сдвиг вводится для того, чтобы успеть записать величины приращений сигналовяркости по строке и по кадру соответственно в регистр 87 и регистр89, на первые входы которых поступают сигналы приращений, а на вторыевходы - импульсы записи (тактовыеимпульсы). Оценка двумерного перепада яркости получается на выходесумматора 88 непрерывно в течениевсего эксперимента, Работа устройства в режиме распознавания контуровизображений объектов начинается смомента появления на первом входеустройства сигнала логической единицы (" Пуск" ). Первым в работу вклю.чается Формирователь 7 порога. Посигналу "Пуск" разрешается записьтекущего сигнала яркости в регистр 491 и запись промежуточных результатов вычисления порогового эталонногосигнала в регистр 97, а также разре.шается работа триггеров 92 и 95,которые совместно с элементом И 90предназначены для выделения активной части первого кадра после прихода сигнала "Пуск". Это выделениепроисходит следующим образом. Триггеры 92 и 95 включены таким образом,что со вторым кадровым синхроимпульсом на втором выходе триггера 95устанавливается логическии ноль, запрещающий дальнейшее прохождение кад ровых синхроимпульсов через элемент И 90 на счетный вход триггера 92. Со второго выхода триггера 92 снимается импульс, начинающийся с первым и кончающийся со вторым кадровым синхроимпульсом. Элемент И 98 разрешает прохождение тактовых импульсов на вход элемента 100 задержки во время активной части строк первого кадра, с первого выхода которого поступают импульсы записи промежуточных результатов вычислений на третий вход регистра 97, а со второго выхода на третий вход регистра 91 поступают импульсы записи текущих сигналов яркости. Регистр 91 предназначен для задержки сигналов яркости на время одного элемента разложения для вычисления раэкости и суммы яркостей соседнихэлементов по строке, что вычисляется соответственно вычислителем 94 исумматором 93. Перемножение разностного и суммарного сигналов производится перемножителем 96, а накопление и вычисление промежуточных сумм произведений производится соответ- ственно регистром 97 и сумматором 99, Таким образом, к концу первого кадра на выходе регистра 97 образуется суммарный сигнал, являющийся первым эталонным пороговым сигналом, По окончании процесса формирования первого эталонного порогового сигнала на первом выходе триггера 95 появ.ляется. логическая единица (сигнал 1Конец формирования эталонного поролга ),поступающая на пятый вход первого блока 4 памяти. Начинается второй кадр, эа время которого производится запись в первый блок 4 памяти сигналов от элементов контура изображения объектов и фона, формируемых первым пороговым элементом 11, реализующим Функцию вычитания первогоэталонного порогового сигнала изсуммарного сигнала двумерного перепада, поступающих соответственно с выходов первого вычитателя 12 и блока б дифференцирования. Вначале на второй вход первого вычитателя 12 поступает нулевой корректирующий пороговый сигнал с выхода третьего счетчика 13.Рассмотрим запись сигналов от элементов контура иэображения объектов и фона в первый блок 4 памяти. Началом записи является момент появления1156103 ч 0сигнала логической единицы на пятомвходе первого блока 4 памяти, являющимся входом схемы выделения активной части второго кадра, состоящейиз элемента И 36, .триггера 46, триггера 51 и элемента И 57, с выходакоторого импульс начинающийся от заднего фронта второго кадрового импульса и кончающийся с передним фронтомтретьего кадрового импульса (фиг.12), 1 Опоступает на вторые входы элементов И 34 и 43, разрешая прохождение импульсов записи в запоминающие устройства 55, 56, 59 и 60. Сигнал выцеленных элементов контура изображенияобъекта и Фона с выхода первого поро.20 25 30 35 40 50 гового элемента 11, поступающий начетвертый вход первого блока 4 памяти, записывается в регистры 32 и 33под действием тактовых импульсов.Записью в регистры управляет сигналс третьего выхода счетчика 35, который является сигналом, полученнымпри делении частоты тактовых импульсов на шестнадцать. Таким образом,восемь значений сигналов от элементов контуров и фона записываются врегистр 32, а следующие восемь - в,регистр 33. В моменты записи входныхсигналов в один регистр из другогорегистра происходит считывание восьми последовательных значений сигналов от элементов контуров и фона и запись их в соответствующие ячейкипамяти запоминающих устройств 55,56, 59 и 60, Управление работой запоминающих устройств в режиме записи производится сигналами, формируемыми счетчиками 35, 44 и дешифратором 45.На первых выходах счетчиков 35 и 44,которые являются соответственно ечет чиками элементов и счетчиком строк,присутствуют разряды с пятого по девятый каждого счетчика. Разрядысчетчика 44 с первого по четвертыйпоступают на второй вход дешифратора45, выходные сигналы которого представляют собой сигналы выбора однойиз шестнадцати пар корпусов ОЗУ запоминающих устройств 55, 59 или 56,60. Точное определение номера парыкорпусов запоминающих устройств номера 1-8 принадлежит запоминающимустройствам 55 и 56, а номера 9-16 соответственно эапрминающим устройствам 59 и 60. Выбор пары запоминающих устройств (55 и 59 или 56 и 60)производится с помощью сигналов за 45 5 подсчет и сравнение производитсявторым счетчиком 8. На первый входсчетчика 101 поступают сигналы отгрупп связных элементов вдоль строки, Подсчет числа связных элементовконтура изображения объекта и фона сточностью до числа элементов в группе по группам ведется на протяжении211156 активной части кадра. Сброс показаний счетчика 101 производится по кадровому синхроимпульсу. С момента появления сигнала конца записи в первый блок памяти на третьем входе регистра 103 последний начинает выполнять свою функцию, а именно фиксировать максимальное состояние счетчика 101 к концу кадра, а так как сброс регис тра 103 задержан с помощью элемента 1 О102 задержки относительно кадрового синхроимпульса, то сигнал превыше ния числа связных элементов по кадру заданного эталонного числа связных .элементов, выбираемого с помощью ком. 15 мутатора 104, удерживается на первом входе первого элемента И 9 в течение кадрового синхроимпульса (гасящий кадровый), Таким образом, на выходе второго счетчика 8 присутствует ло О гическая единица до тех пор, пока не произойдет превышение измеренного числа связных элементов контура изображения объекта и фона. заданной эталонной величины, До тех пор пока на 2 выходе второго счетчика 8 - логическая единица, чере. первый элемент И 9 кадровые синхроимпульсы поступают на первый вход третьего счетчика 13, состояние которого является величи- ЗО ной, корректирующей первыи эталонный пороговый сигнал путем вычитания изпервого эталонного порогового сигнала, поступающего на первый вход первого вычитателя 12, корректирующего сигнала, поступающего на второй вход последнего. Корректировка продолжается до тех пор, пока на выходе второго счетчика 8 не появится логический ноль, что свидетельствует одновременно о конце корректировки первого эталонного порогового сигнала иГо начале записи сигналов от выделенных и корректирующих элементов контура изображения объектов и Фона при скорректированном (уменьшенном) эталонном пороговом сигнале по критерию максимальной связности элементов контура изображения объекта и фона. Та,. ким образОи завершается процесс 50 уменьшения порогового эталонного сигнала, после чего осуществляется выделение корректирующих элементов контура изображения объекта и Фона путем сравнения сумм абсолютных значений рааностей амплитуд сигналов яркости от элементов изображения объекта и Фона с уменьшенным 10322пороговым эталонным сигналом. Процесс записи массива сигналов от элементов контура при скорректированном пороговом эталонном сигнале во второй блок 10 памяти происходит аналогично описанному процессу запи" си в первый блок памяти, По окончании записи во второй блок 10 памяти на четвертом выходе последнего по-,.является уровень логической единицы, поступающий на первый вход первого блока 4 памяти и разрешает считывание из последнего, а также и из второго блока 10 памяти, где является внутреннтм сигналом.Считывание из обоих блоков 4 и 10 памяти должно производиться синхронно, поэтому рассмотрим процесс считывания из второго блока 1 О памя" ти, который начинается с того, что разрешается работа формирователя 110 импульсов записи, формирователя 120 импульсов сдвига и счетчика 125 адреса считывания, На втором выходе формирователя 110 импульсов записи появляется импульс, поступающий на первые входы регистров 111-114 и под его управлением производится запись выходной информации с запомит наищих устройств 128, 129, 134 и 135, Как указывалось при рассмотрении процесса записи, в шестидесяти четырех ячейках каждого запоминающего устройства, доступных по одному адресу находятся значения сигналов от элементов контуров изображений объектов и Фона, расположенных в матрице (8 8) элементов. Таким образом, считывая одновременно из четырех запоминающих устройств 128, 129, 134 и 35 значения сигналов от четырех таких матриц, расположенных так, что они образуют общую матрицу 16 х 16 элементов, записывая их в регистры 111"114, а затем переписывая содержимое двух регистров 111 и 113 или 112 и 114 через коммутаторы 122 и 123 в регистры 126 и 127, появляется возможность путем сдвига сигналсв, записачных в регистры 126 и 127 (а именно здесь находятся сиг. калы от элементов контуров изображений объектов и Фона двух матриц 8"8 элементов, расположенных одна под другой), и накопления этих сигналов в счетчике 140 результата вычислять качество элементов контуров изображений объектов и фона, находящихся в пределах матрицы 8 8 эле"ментов разложения. При этом одновременно получаются результаты о всехвосьми матрицах, что происходит путем перемещения "окна" 8 8 элементов 5вертикально вниз по матрице 8 16,полученной из двух матриц, находящих- .ся в регистрах 126 и 127 и переписанных туда под действием сигнала совторого выхода формирователя 110 импульсов записи. Сдвиг содержимогорегистров 126 и 127 производится поддействием импульсов, поступающих стретьего выхода формирователя 120импульсов сдвига и являющихся тактовыми импульсами, стробированными режимом считывания из блоков 4 и 10памяти. По прошествии 64 тактовыхимпульсов на втором выходе формирователя 120 импульсов сдвига сформируется импульс, по которому переписывается состояние счетчика 140 результата в регистр 141 результата,обнуляется счетчик 140 результата,происходит сдвиг содержимого регистров 111-114 таким образом, что приследующей записи в регистры 126 и127 в них также формируется матрица8 16 элементов, при этом центр этойматрицы уже сдвигается по отношению ЗОк центру такой же матрицы в предыдущем цикле,на один элемент разложения вдоль. строки. Таким образом,заочередные 64 тактовых импульса в счетчике 140 результата оказываются резуль таты суммирования сигналов от элементов контуров изображений объекта ифона в очередных восьми матрицах 88элементов, Результаты накопления всчетчике 140 результата переписыва- фются в регистр результата 141, откудаони поступают в арифметико-логическийблок 3. Переход к следующей матрице16.16 элементов по строке связан снеобходимостью сменить адрес лишь узапоминающего устройства 129, а таккак считывание из запоминающих устройств 128, 129, 134 и 135 производится в те же регистры 111-114, тодля верного движения "окна" необхо- удимо изменить направление сдвига врегистрах 111-114 на противоположное, что и делается путем изменениявыбранного для считывания регистра(111 или 112, 113 или 114) через укоммутаторы 122 и 123, Для реализации описанного движения окна постолбцу и по строке счетчик 125 адреса считывания содержит дна счетчика 71 и 72, состояния которых являются адресами соответственно запоминающих устройств 129, 135 и 128, 134,При этом счетчик 71 считывает каждыйвторой импульс окончания сдвига окна", начиная со второго, а счетчик72 - каждый второй импульс окончаниясдвига "окна", начиная с первого.Такой режим достигается применениемделителя на два 68. Такая же асинхронность необходима и при сдвигематрицы 16 16 элементов (по отношению к первому проходу вдоль строк)на восемь элементов вниз по столбцу(по кадру), Эта асинхронность в работе счетчиков 73 и 74 достигается спомощью делителя на два 69 с противофазными выходами, Сброс обоих делителей на два 68 и 69 осуществляетсяпри помощи дешифрации конечных состояний счетчиков 72 и 74 дешифраторами соответственно 75 и 76. Процессвычисления плотностей вероятностейпоявления корректирующих элементовпроводится одновременно со считыванием сигналов от элементов контуровизображений объектов и фона из первого блока 4 памяти и из второгоблока 10 памяти. Вычисление вероятностей появления корректирующихэлементов ведется при каждом положении "окна" 8 8 элементов и начина-,.ется каждый раз по сигналу, приходящему с выхода триггера 132 (началообработки .АЛУ) на третий вход арифметико-логического блока 3, на первый и второй входы которого приходятвеличины суммарных сигналов от элементов контуров соответственно нзвторого 10 и из первого 4 блока памяти. Количество корректирующих элементов определяется нахождением разности сигналов соответственно с первого и со второго входов арифметикологического блока 3. Эту операциювыполняет второй вычитатель 18. Нахождение отношения числа корректирующих элементов "окна" к общему числуобнаруженных элементов производитсяделителем 19 по стандартной схемесдвига делимого и проверке разрядапереноса при вычислении остатка отделения на каждом шаге. Работой делителя 19 управляет дешифратор 27,выдающий гребенку импульсов, первыйиз которых производит запись входно.го числа в регистр 25. В дальнейшемкоммутатор 21 закрыт для первого входа делителя 19 и в регистр 25 записываются только результаты вычисления остатков которые в зависимос.ти от разряда переноса со второго и третьего выходов вычитате,".я 28 либо сдвигаются влево, либо деление про" должается. Результат деления (разряд переноса вычитателя 28) накапливается в регистре 25, куда результа О ты переноса сдвигаются импульсами с дешифратора 27, и вводится во второй 1пороговый элемент 20. Результат этого сравнения поступает на третий вход блока 5 регистрации и записывается15 там при наличии разрешения, приходящего с соответствующего разряда регистра 142, где находятся значения сигналов от элементов контуров, расположенных в центре "окна". Только при наличии обоих сигналов принимается решение о наличии элемента конту ра в данном месте.Таким образом, реализованные в устройстве выделение корректирующих элементов контура изображения объекта и фона и оценка вероятностей обнаружения этих элементов в окрестностях каждого из выделенных элементов контура позволяют соответственно заре гистрировать без разрывов элементы контура изображения объекта и устранить практически все элементы ложных контуровПоскольку при заданных отношениях сигнал/шум вероятности обнаружения элементов ложных контуров лежат в пределах 0,2-0,4, предложенное устройство позволяет в 1,2-1,6 раза по сравнению с прототипом повысить достоверность распознавания контуров изображений размерных объектов в условиях низкого контраста изображения и пространственных помех.1356 ЮЗ арифметико-логического блока, вторымвходом третьего счетчика, четвертымвходом формирователя порога и является первым входом устройства, вторымвходом которого является шестой входарифметико-логического блока,2. Устройство по п.1, о т л и - ч а ю щ е е с я тем, что арифметико-логический блок содержит последовательно соединенные второй вычитатель, делитель и второй пороговый э элемент, второй вход и выход которого Изобретение относится к автоматике и вычислительной технике и может быть использовано для автоматизации, процесса распознавания изображения размерных объектов по признаку наличия заданного числа связных элементов контура изображения объекта.Известно устройство для распознавания контуров изображений, содержащее блок принятия решений, последо вательно соединенные блок динамической расфокусировки, блок поэлементного считывания информации и К идентичных каналов, где К определяется числом анализируемых совместно пар 15 смежных элеме нтов иэображения, причем каждый из каналов состоит из последовательно соединенных элемента сравне" ния и блока формирования импульса, а каждый из К первых и вторых выхо дов блока поэлементного считывания информации соединен, соответственно для каждого из К каналов, с первым и вторым выходами элемента сравнения а выходы блоков формирования импуль сов каждого из К каналов соедчнены соответственно с К входами блока при нятия решений Ц .Недостатком этого устройства является то, что оно работает при ЗО одной заранее заданной величине порогового эталонного сигнала. В результате около 75 элементов ложных контуров остаются неопознанными, что приводит к низкой достоверности распознавания объекта. являются. соответственно шестым входоми первым выходом арифметико-логического блока, вторым выходом которогоявляется второй выход делителя, второй, третий и четвертый входы которого являются соответственно третьим,четвертым и пятым входами арифметнкологического блока, вторым входом которого является первый вход второговычитателя, второй вход которого сое. динен с пятым входом делителя и является первым входом арифметико-логического блока. Наиболее близким к предлагаемому по технической сущности является устройство для распознавания контуров изображений, содержащее формиро" ватель порога и последовательно соединенные датчик видеосигнала, блок дифференцирования, пороговый элемент и блок регистрации, причем выход формирователя порога подключен ко второму входу порогового элемента, а первый и второй входы формирователя порога подключены соответственно к первому и второму выходам датчика видеосигнала, третий выход которого подключен ко второму входу блока диф ференцирования .и третьему входу формирователя порога 23 .Данное устройство позволяет адаптивно изменять величину порогового сигнала, однако характеризуется низкой достоверностью распознавания контуров сложных изображений. Применение адаптивного порога позволяет повысить достоверность распознавания только для изображений объектов с прямолинейным контуром. При этом ука. занный положительный эффект достигается путем понижения порогового уров. ня при простых равномерных фонах и повышением этого уровня при сложных фонах.Целью изобретения является повышение достоверности распознавания контуров изображений в условиях низФкого контраста н пространственных помех.1156103 Составитель А.КрРедактор С.Тимохина Техред З.Палий сно Зимокосо ррек сное дент", г.уж ул.Проектная,о ППП аказ 3148(47 Тираж 710 П ВНИИПИ Государственного комитета С по делам изобретений и открытий 113035, Москва, Ж, Раушская наб.,10 Поставленная цель достигается тем что в устройство распознавания контуров изображений, содержащее формирователь порога и последовательно соединенные датчик видеосигнала, блок дифференцирования, первый пороговый элемент и блок регистрации, причем первый и второй входы формирователя порога подключены соответственно к .первому и второму выходам датчика видеосигнала, третий выход которого подключен ко второму входу блока дифференцирования и третьему входу фор-. мирователя порога, дополнительно введены первый вычитатель, первый вход 15 которого подключен к выходу формирователя порога, первый блок памяти, последовательно соединенные второй блок памяти и арифметико-логический блок, второй и третий входы которого подключены соответственно к первому выходу первого блока памяти и второму выходу второго блока памяти, третий и четвертый выходы которого подключены к первым входам соответствен. 5 но блока регистрации и первого блока памяти, и последовательно соединенны первый элемент И, первый счетчик, второй счетчик, второй элемент И и третий счетчик, выход которого под ключен ко второму входу первого вычитателя, выход которого подключен ко второму входу первого порогового элемента, выход которого подключен к перВОму Входу Второго элемента И четвертым входам первого блока памяти и второго блока памяти и ко второму входу первого счетчика, третий вход которого соединен со вторыми входами второго счетчика,ф второго элемента И,40 первого блока памяти, с первым входом второго блока памяти и подключен ко второму выходу датчика видеосигна-, ла, пятый вход и второй выход первого блока памяти подключены соответственно ко второму выходу формирователя порога и к третьему входу второго счетчика, выход которого подключен ко второму входу второго блока памяти, третий вход которого соединен с 50 третьим входом первого блока памяти, четвертым входом арифметико-логического блока, вторыми входами блока ре" гистрации и первого элемента И и подключен к третьему выходу датчика .55 видеосигнала, а первый и второй выходы арифметико-логического блока подключены соответственно к третьему и четвертому входам блока регистрации, пятый вход которого соединен с пятым входом арифметико-логического блока, вторым входом третьего счетчи ка, четвертым входом формирователя порога и является первым Входом устройства, вторым входом которого явля ется шестой вход арифметико-логического блока.Кроме того, арифметико-логический блок содержит последовательно соединенные второй вычитатель, делитель и второй пороговый элемент, второй вход и выход которого являются соответственно шестым входом и первым выходом арифметико-логического блока, вторым Выходом которого является второй выход делителя, второй, третий и четвертый входы которого являются соответственно третьим, четвертым и пятым входами арифметикологического блока, вторым входом ко. торого является первый вход второго вычитателя, второй вход которого соединен с пятым входом делителя и является первым входом арифметикологического блока.На фиг.1 изображена функциональная схема предлагаемого устройства; на фиг.2 - структурная схема датчика видеосигнала; на фиг.3 - структурная схема арифметико-логического блока; на фиг,4 - структурная схема делителя, на фиг.5 - структурная схема первого блока памяти, на фиг.б - структурная схема счетчика адреса считывания; на фиг.7 в структурная схема блока регистрации на фиг.8 - структурная схема блока дифференцирования, на фиг,9 - структурная схема формирователя порога, на фиг.10 - структурная схема второго счетчика, на фиг.11 - структурная схема второго блока памяти, на фиг.12 - временные диаграммы, поясняющие работу устройства.Устройство содержит (фиг.1) датчик 1 видеосигнала, первый счетчик 2, арифметико-логический блок 3,- первый блок 4 памяти, блок 5 регистрации, блок 6 дифференцирования, формирователь 7 порога, второй счетчик 8, первый элемент И 9, второй блок 10 памяти, первый пороговый элемент 11, первый вычитатель 12, третий счетчик 13, второй элемент И 14, первый вход которого сое" динен с четвертыми входами первого10 4 и второго 10 блоков памяти, со вторым входом первого счетчика 2 и подключен к выходу первого порогово. го элемента 11, первый и второй вхо. ды которого подключены к выходам 5 соответственно блока 6 дифференцирования и первого вычитателя 12, первый и второй входы которого подключены к выходам соответственно формирователя 7 порога и третьего счетчика 13, первый вход которого соединен с выходом первого элемента И 9, а второй вход соединен с чет вертым входом формирователя 7 порога, с пятыми входами арифметико 15 логического блока 3 и блока 5 регист. рации и является первым входом уст" ройства. Вторым входом устройства является шестой вход арифметико-логического блока 3, первый, второй и М третий входы которого подключены соответственно к первому выходу второго блока 10 памяти, к первому выходу первого блока 4 памяти и ко второму выходу второго блока 10 памяти, а25 первый и второй выходы подключены соответственно к третьему и четверто му входам блока 5 регистрации, первый вход которого подключен к третье му выходу второго .блока 10 памяти, З а второй вход соединен с четвертым входом арифметико-логического блока 3, со вторыми входами блока 6 дифференцирования и второго элемента И 14, с третьими входами первого 4 и вто рого 10 блоков памяти и формирователя 7 порога и подключен к третьему выходу датчика 1 видеосигнала, пер.вый выход которого подключен к первым входам блока 6 дифференцирования 46 и формирователя 7 порога, а второй выход подключен ко вторым входам фор" мирователя 7 порога, второго счетчика 8, первого элемента И 9, первого блока 4 памяти, к первому входу45 второго блока 10 памяти и к третьему входу первого счетчика 2, первый вход которого подключен к выходу второго элемента И 14, а выход подключен к первому входу второго счетчика 8, 5 В третий вход которого подключен ко второму выходу первого блока 4 памяти, первый и пятый входы которого подключены соответственно к четверто" му выходу второго блока 10 памяти и 55 второму выходу фррмирователя 7 порога. Первый вход первого элемента И 9 соединен со вторым входом второго блока 10 памяти и подключен к выходувторого счетчика 8,Датчик 1 видеосигнала (фиг,2) содержит телевизионную камеру 15, аналого-цифровой преобразователь (АЦП)16 и генератор 17. Телевизионнаякамера 15 реализована, например, напередающей телевизионной трубке ЛИ промышленной телевизионной установки ИОАН, Камера работает в режимепрогрессивной развертки с частотойкадров 25 Гц. Число строк 625, С первого выхода камеры 15 поступаютстрочные синхроимпульсы, запускающиегенератор 17, реализованный по стандартной схеме на линии задержки,вход и выход которой подключены соответственно к выходу и первому входуэлемента 2 И-НЕ (155 ЛАЗ), второй входкоторого является входом генератора.Разрешающим сигналом с первого выхо"да камеры является логическая едини ца, с появлением которой на первыйвход ЬЦП 16 поступают импульсы с частотой разложения элементов (12,5 мГц),необходимые для преобразования аналог-цифра, которое выполняется АЦП16, реализованным на микросхеме1107 ПВ 1. С выхода АЦП 16 получаемпараллельный шестиразрядный код яркости каждого элемента разложения.Третий выход камеры 15 является выходом внутреннего генератора кадровых синхроимпульсов, Первый счетчик2 реализован по типовой схеме счетчика-делителя с перестраиваемым коэффициентом деления на четырехразрядном двоичном счетчике-делителе155 ИЕ 5, счетный вход С 1 которогоявляется первым входом первого счетчика 2, а выходы 1, 2, 4 и 8 подключены к переключателю типа 4 П 1 НПМ,выход которого подключен к первомувходу элемента ЗИ-НЕ (155 ЛА 4), второй и третий входы которого являютсясоответственно вторым и третьим выходами первого счетчика 2, а выходсоединен со входами к -двоичногосчетчика ИЕ 5 для осуществления сброса последнего в трех случаях: приотсутствии сигнала с выхода первогопорогового элемента 11; при совпадении состояния счетчика с положениемпереключателя, выполняющим функциюкоммутатора и при поступлении кадрового синхвоимпульса.Арифметико-логический блок 37 1156 диненные второй вычитатель 18, дели- тель 19 и второй пороговый элемент 20, второй вход и выход которого являются. соответственно шестым входом и первым выходом арифметико-логи ческого блока 3, вторым и третьим, четвертым и пятым входами которого являются соответственно первый вход второго вычитателя 18, второй, третий и четвертый входы делителя 19, 10 пятый вход которого соединен со вторым входом второго вычитателя 18 и является первым входом арифметикологического блока 3, а второй выход является вторым выходом арифметикологического блока 3. Второй вычитатель 18 реализован по типовой схеме вычитателя на двух полных четырех- разрядных сумматорах (155 ИИЗ), входы А 1-А 4 первого слагаемого которых являются вторым входом второго вычитателя 18, входы В 1-В 4 второго слагаемого подключены к выходам соответ ствующих инверторов (155 ЛН 1), входы которых являются первым входом второ го вычитателя 18. Цепь переноса замыкается соединением выхода переноса Р первого сумматора со входом Е вто,рого. Выходы 6 1-54 первого и Ь 1, 2 второго сумматоров являются выхо 1 дом второго вычитателя 18.Делитель 19 (фиг,4) содержит коммутатор 21, элемент И 22,элемент И 23, счетчик 24, регистр 25, элемент ИЛИ 26 дешифратор 27, вычитатель 28, эле- З 5 мент И 29, элемент И 30 и регистр 31. Коммутатор 21 реализован на двух мультиплексорах "2 х 1 -+.1" (531 КП 11), входы 1 1,12, 1 3, 1 4, которых являютея первым входом коммутатора 21, входы 40 21, 2 2, 2 3, 2 4 являются вторым входом коммутатора 21, третьим входом которого являются соединенные управ.- ляющие входы ЭС обоих мультиплексоров, а выходы У 1, У 2, УЗ, У 4 являютсА 45 выходом коммутатора 21. Элементы И 22, 23, 29 и 30 являются стандартными элементами 2 И (155 ЛИ 1). Счетчик 24 реализован на двоичном четырехразрядном счетчике (155 ИЕ 5), входы С 1 и50 которого являются соответственно первым и вторым входами счетчика 24. Регистр 25 реализован на двух четырех- разрядных универсальных сдвиговых регистрах (155 ИР 1), информационные 55 входы 31, Э 2, Э 3, Ъ 4 первого и 31, 32 второго являются первым входом регистра 25, информационные выходы 1,03 82, 4, 8 первого и 1, 2 второго являются выходом регистра 25, управляющие входы С 2 и Ч 2 (запись) являются вторым входом регистра 25, а управляющий вход С 1 (сдвиг) является третьим входом регистра 25. Элемент ИЛИ 26 является типовым элементом 2 ИЛИ (155 ЛЕ 1). Дешифратор 27 реализован на демультиплексоре (155 ИДЗ) 116, управляющие адресные входы которого А 1-А 4 являются входом дешифратора 27, первым и вторым входами которого являются соответственно первый и седьмой выходы демультиплексора, выходы которого со второго по седьмой подключены к семи входам элемента 8 И-НЕ (155 ЛА 1) выход которого является третьим входом дешифратора 27. Вычитатель 28 реализован на двух элементах 155 ИИЗ, включенных в режиме вычитания, для этого вход Е первого элемента оставлен свободным, входы А 1-А 4 первого элемента и А 1, А 2 второго являются первым входом вычитателя 28, входы В 1-В 4 первого элемента и В 1, В 2 второго подключены к выходам соответствующих инверторов, входы которых являются вторым входом вычитателя 28, выходы 1-4 первого элемента и 1, 2 второго являются пер вым выходом вычитателя 28, вторым и третьим выходами которого являются соответственно выход инвертора (155 ЛН 1) и выход Ь 3 второго элемента, подключенньй также ко входу последнего инвертора. Регистр 31 реализован на двух универсальных регистрах 155 ИР 1, входы С 1 и Ч 1 которых являются соответственно вторым и первым входами регистра 31, выходами которого являются информационные выходы 1, 2, 4,: 8 первого и 1, 2 второго элементов. Первый блок 4 памяти (фиг.5) содержит регистры 32 и 33, элемент И 34, счетчик 35, элемент И 36, формирователь 37 импульсов записи, регистры 38-41, коммутатор 42, элемент И 43, счетчик 44, дешифратор 45, триггер 46, формирователь 47 импульса сдвига, элемент ИЛИ 48, коммутаторы 49 и 50, триггер 51, счетчик 52 адреса считывания, регистры 53 и 54, запоминакицие устройства 55 и 56, элемент И 57, коммутатор 58, запоминающие устройства 59 и 60, коммутаторы 61 и 62, элементы И 63 и 64, счетчик 65 результата и регистр 66 результата. Ре 9 11561,гистры 32 и 33 однотипные, реализованы каждый на двух универсальныхсдвиговых регистрах (155 ИР 1), работающих в режиме сдвига сигнала, поступающего на второй вход, которымявляется вход Ч 1 обоих элементов,Входы синхронизации С 1 обсих элементов подключены к выходам элемен-.тов 2 И (155 ЛИ 1), входы которых явля.ются первыми и третьими входами ре Огистров 32 и 33. Тем самым производится выборка очередного регистрадля записи в него восьми последующих сигналов. Элементы И 34, 43,5, 63 и 64 являются типовыми элементами 2 И (155 ЛИ 1). Счетчик 35 реа.лизован как счетчик элементов разложения на трех двоичных счетчиках155 ИЕ 5, между которыми организованпоследовательный перенос (выходы 8подключены к входам С 2 соседнихэлементов). Вход С 2 первого элемента является первым входом счетчика35, входы установки в ноль соединеныи являются вторым входом счетчика д35, выход 2 второго элемента являет-ся третьим выходом счетчика 35,вторым выходом которого является вы"ход 8 последнего элемента, Выходы4 и 8 второго и 2, 4, 8 третьегоэлементов являются первым выходомсчетчика 35. Счетчик 44 реализован,аналогично счетчику 35 за исключениемтого, что вторым его выходом являются выходы 2, 4, 8 первого и 2 второ 35го элементов, Дешифратор 45 реализован на демультиплексоре 16(155 ИДЗ), адресные входы А 1-А 4 которого являются вторым, а вход стробирования ю 1 является первым выходомдешифратора, выходом которого являются шестнадцать выходов элемента,Формирователь 3 импульсов записиреализован на двух Э-триггерах(155 ТИ 2), элементе И (155 ЛИ 1) исчетчике (155 ИЕ 8), выход которогосоединен со входами 1 и 6 соответственно первого и второго 0 "триггерови является вторым выходом формирователя 37 импульсов записи, Вход 6 первого 2 -триггера соединен со входомК второго 0 -триггера и является вторым входом формирователя 37. ВходыС обоих 3-триггеров соединены и являются третьим входом формирователя37. Вход 9 первого 0 -триггера свобо"ден, а вход 0 второго - заземлен,Выход Ц первого 0-триггера подключен 03 1 Ок первому входу элемента 2 И, второй вход которого является первым входом формирователя 37, а выход подключен.к счетному входу счетчика, реализующего деление на восемь, для чего вход 8 заземлен. Выход ц второго Э -триггера является первым выходом формиро" вателя 37, на котором появляется логическая единица одновременно с появлением короткого импульса на втором выходе формирователя 37, подтверждаю. щем то, что считывание из запоминающих устройств 55, 56, 59,60 окончено и результат считывания может быть переписан в регистры 38-41. Регистры 38-41 и 53, 54 реализованы однотипно и содержат по 16 элементов 155 ИР 1. Информационные входы Э 1-04 являются вторыми входами каждого регистра 38- 4,1 и 53, 54. Входы С 2, Ч 2 соединены и являются первым входом каждого регистра. Входы С 1 являются третьим входом каждого регистра, а информаци онные выходы - первым выходом регист ров, Выход последнего разряда является вторым выходом регистров, а вход М 1 является четвертым входом регистров. Коммутатор 42 реализован на четырех элементах 2-2 ИИЛИ-НЕ (155 ЛР 1). Первые входы первых элементов 2 И соединены и являются входом коммутатора 42, вторым входом которо" го являются соединенные первые входы вторых элементов 2 И. Вторые входы первых и вторых элементов 2 И соединены и являются соответственно третьим и четвертым входами коммутатора 42, выходом которого являются выходы элементов 2 ИЛИ-НЕ. Триггеры 46 и 51 реализованы на Э -триггерах (155 ТМ 2), входы , С и выходы Ц и Я являются соответственно вторым входом, первым входом, первым и вторым выходами триг. геров 46 и 51, Формирователь 47 импульсов сдвига реализован на последовательно включенных элементе 2 И (155 ЛИ 1), счетчике-делителе на 64 (155 ИЕ 8) и двоичном счетчике (155 ИЕ 5). Входы элемента 2 И являются соответственно первым и вторым входами формирователя 47, третьим входом которого являются соединенные входы установки в ноль счетчиков. Выход 8 второго счетчика, выход первого счетчика и выход элемента 2 И являются соответст. венно первым, вторым и третьим выходами формйрователя 47 импульсов сдви. га. Элемент ИЛИ 48 является типовым .1 .11 элементом 155 ЛЕ 1, Коммутаторы 49, 50 58 реализованы однотипно на двух мультиплексорах 21 1 (531 КП 11) каждый. Входы 11, 1.2, 1 3, 1 4 и 2 1, 2 2, 2 3, 24 являются соответственно первыми и вторыми входами коммутаторов, выходами и третьими входами которых являются выходы У 1- У 4 и входы ВС управления мультиплек. соров.Счетчик 52 адреса считывания (фиг.б) содержит элемент ИЛИ 67, делители на два 68, 69, элемент ИЛИ 70, счетчики 71-74 и дешифраторы 75 и 76. Элементы ИЛИ 67 и 70 являются типовыми элементами 155 ЛЕ 1. Делители на два 68 и 69 реализовакы на О-триггерах (155 ТМ 2), входы С, к и выходы Я и Ц которых являются соответственно первым и вторым входами, первым и вторым выходами делителей на два, причем выходы Ц подключены ко входамСчетчики 71-74 реализованы однотипно на парах двоичных счетчиков (155 ИЕ 5), счетные входы С 1 и входы сброса И которых являются соответственно первыми и вторыми входами счетчиков, выходами которых являются пять разрядных выходов каждой пары элементов. Дешифраторы 75 и 76 реализованы на элементах 8 И-НЕ (155 ЛА 1), пять входов которых и выход являются соответственно входами и выходами дешифраторов 75 и 76, За. поминающие устройства реализованы на 16 элементах 541 РУ 2, которые объединены в восемь групп по два элемента. Входы М/Е (запись) и адресные входы АО-А 9 соединены друг с другом у всех 16 элементов и являются соот. ветственно четвертым и вторым входами запоминающих устройств. Внутри групп входы СЬ (выборка кристалла) соединены, так что третьим входом запоминающего устройства являются входы С 5 восьми групп элементов,Информационные входы 21-Р 4 внутри групп не пересекаются, а между группами соединяются, так что первым входом запоминающего устройства являются входы 0 1-Э 4 одного и 01-34 другого элемента восьми групп элементов. Коммутаторы 61 и 62 реализованы однотипно, Каждый содержит по три мультиплексора 2 11 (531 КП 11), входы 11, 12, 1 3, 1 4 одного элемента а также 1 1 второго элемента являются первыми входами56103 32 30 35 40 45 50 5 10 15 20 25 55 коммутаторов 61 и 62. Входы 1 2, 1 3,1 4 второго и 1 1, 1 2 третьего элементов являются вторыми входами коммутаторов, третьими входами которыхявляются входы 2 1 - 2 4 первого ивторого элементов и 2 1, 2 2 третьего элемента. Выходы У 1-У 4 первого,второго и У 1, У 2 третьего элементовявляются выходами коммутаторов 61 и62. Входы управления ВС являются четвертыми входами коммутаторов. Счетчик 65 результата -. шестиразрядный,реализован на двух элементах 155 ИЕ 5,вход первого элемента С 2 являетсяпервым входом счетчика результата,выход 8 первого элемента соединен совходом С 2 второго элемента. Выходы2, 4, 8 обоих элементов являются выходом счетчика результата. Входы 1(сброс в ноль) обоих элементов соединены и являются вторым входом счетчика 65 результата. Регистр 66результата реализован на двух элемен.тах 155 ТМ 8, информационные входы которых являются первым входом регистра 66 результата, а входы синхронизации соединены и являются вторымвходом регистра 66 результата,1Блок 5 регистрации (фиг.7) содержит делитель на восемь 77, триггер78, запоминающее устройство 79, элементы И 80 и 81, счетчик 82, Делитель на восемь 77 реализован на элементе 155 ИЕ 5, вход синхронизации С 1которого является входом делителяна восемь 77, выход 8 разрядов подключен ко входуустановки в нольи является выходом делителя на восемь77, триггер 8 реализован на элементе 155 ТМ 2, входы К , С , 5 и выход Я,которого являются соответственно первым, вторым, третьим входами и выходом триггера 78. Запоминающее устройство 79 реализовано на 16 элементах552 РУ 1, адресные входы АО-А 13 которых являются первым входом запоминающего устройства 79, вторым и третьимвходом которого являются соответственно информационные .входы у 1 ивходы разрешения записи Е всех эдементов. Элементы И 80 и 81 являютсятиповыми элементами 2 И 155 ЛАЗ, Счетчик 82 реализован на четырех элементах 155 ЛЕ 5 с общим коэффициентомпересчета 2 . Вход С первого эле 15мента является входом счетчика 82, авыходы 1, 2, 4, 8 первого, второго итретьего и выходы 1, 2, 4 четвертого13 1156 элементов являются выходом счетчика 82.Блок 6 дифференцирования (фиг.8 содержит сдвиговьй регистр 83, вычитатель 84, элемент 85 задержки, вычитатель 86, регистр 87, сумматор 88, регистр 89 Регистр 83 предназначен для запоминания строки видеосигнала, поэтому он реализован на 512 парах О -триггеров (155 ТМ 7). Кажлая пара элементов позволяет фиксировать шестиразрядный код яркости одного элемента разложения. Входы последующих за первой пар элементов подключены к выходам предыдущих пар. Выходы первой и последней пар являют. ся соответственно первым и вторым вы ходами регистра 83, первым и вторым входами которого являются соответственно информационные входы первой 2 О пары элементов и соединенные входы синхронизации всех пар элементов, Элемент 85 задержки реализован на элементе 2 И (155 ЛИ 1), входы и выход которого являются соответственно входом и выходом элемента 85 задержки. Вычитатели 84 и 86 являются одно типными и реализованы на двух полных сумматорах (155 ИМЗ), входы А 1-А 4 и В 1-В 4 которых являются соответствен но первыми и вторыми входами вычитателей 84 и 86, выходами которых являются выходы б 1-64 сумматоров, Регистры 87 и 89 являются однотипными. Каждый из них реализован на двух 35 четырехразрядных 2 -триггерах (155 ТМ 5), Э -входы, С-входы и информа. ционные выходы которых являются соот ветственно первыми входами, вторыми входами и выходами регистров 87 и 40 89, Сумматор 88 реализован на двух полных сумматорах (155 ИМЗ), входы А 1-А 4, В 1-В 4 и выходы Я 1-4 которых являются соответственно первыми ивторыми входами и выходами суммато ра 88.Формирователь 7 порога (фиг.9) содержит элемент И 90, регистр 91, триггер 92, сумматор 93, вычитатель 94, триггер 95, перемнажитель 96, 50 регистр 97, элемент И 98, сумматор 99 и элемент 100 задержки. Элементы И. 90 и 98 являются типовыми элементами 2 И (155 ЛИ 1). Регистры 91, 97.являются однотипными. Каждый 55 из них реализован на двух четырех- разрядных триггерах (155 ТМ 8), информационные входы которых являются пер 103 14выми входами регистров 91 и 97, вторыми и третьими входами которых являются соответственно соединенные у всех элементов входы установки внольи входы синхронизации. Выходом регистра 97, как и первым выходом регистра 91, являются прямыевыходы элементов (ф, а вторым выходом регистра 91 являются инверсныевыходы его элементов (Ц), Сумматоры93 и 99 реализованы по типовой схеме на двух элементах 155 ИМЗ, входыА, В и выходы Б которых являются соответственно первыми и вторыми входами и выходами сумматоров 93 и 99.Вычитатель 94 реализован на двухэлементах 155 ИМЗ аналогично сумматорам 93 и 99 за исключением того,что вход Е первого элемента оставленсвободным. Триггеры 92 и 95 реализованы на элементах 155 ТМ 2 (Ю-триггер),входы Б , С и выходы й и Я которыхявляются соответственно первыми ивторыми входами; первыми и вторымивыходами триггеров 92 и 95, а выходы С подключены ко входам В соответствующих элементов, Перемножитель96 реализован на параллельном умножителе 8 8 (1802 ВР 2), входы ХО-Х 7,и УО-У 7 которого являются соответственно первым и вторым входом перемножителя 96, выходом которого являются выходы Р 9-Р 15 умножителя, третьим входом которого являются входызаписи операндов во внутренние регистры умножителя СЬКХ, СЬКУ, СВЕКР.Элемент 100 задержки реализован на двух последовательно соединенныхэлементах 2 И (155 ЛИ 1), вход первогоэлемента, выход первого и выход второго элемента являются соответственно входом, первым выходом и вторым выходом элемента 100 задержки.Второй счетчик 8 (фиг.10) содержит счетчик 101, элемент 102 задержки, регистр 103, коммутатор 104. Счетчик 101 реализован на трех элементах 155 ИЕ 5, включенных в режиме счета с последовательным переносом. Вход С 1, К и выходы 1, 2, 4, 8 разрядов являются соответственно первым входом, вторым входом и выходом счетчика 101. Элемент задержки реализован на элементе 2 И (155 ЛИ 1) аналогично описанному элементу 85 задержки. Регистр 113 реализован на шести Я - триггерах (155 ТМ 2), входы Й , Ь и С и выходы Ц которых являются соответственно третьим, вторым и первымвходом и выходом регистра 103. Комму.татар 104 реализован на переключателе 11 П 1 НПМ, входы и выход которогоявляются соответственно входом и выходом коммутатора 104. Первый элемент И 9 реализован на элементе 2 И(155 ЛИ 1), входы которого являютсяпервым и вторым входами первогоэлемента И 9, выходом которого явля Оется выход элемента 2 И.Второй блок 10 памяти (фиг.11)содержит регистры 105 и 106, элемент И 107, счетчик 108, элемент И 109,формирователь 110 импульсов записи, 15регистры 111-114, коммутатор 115,элемент И 116, счетчик 117, дешифратор 118, триггер 119, формирователь120 импульсов сдвига, элемент ИЛИ 121коммутаторы 122 и 123, триггер 124, 20счетчик 125 адреса считывания, регистры 126 и 127, запоминающие устройства 128 и 129, элемент И 130,коммутатор 131, триггер 132, делительна тридцать два 133, запоминающие 25устройства 134 и 135, коммутаторы136 и 137, элемент И 138 и 139,счетчик 140 результата, регистр 141результата и регистр 142.Отличительной особенностью второ- ЗОго блока 10 памяти от первого блока4 памяти является наличие триггера132, делителя на тридцать два 133 ирегистра 142. Триггер 132 реализованна Э -триггере (155 ТМ 2), й , , Свходы которого являются соответственно третьим, вторым и первым входамитриггера 132, выходом которого является Й -выход Э -триггера. Делитель на тридцать два 133 реализованна счетчике 155 ИЕ 8, работающем в.режиме деления на тридцать два, Дляэтого его управляющий вход / 32 заземлен, а вход синхронизации С и выход У являются соответственно входом 45и выходом делителя на тридцать два133, Регистр 142 реализован на В -триггерах (два элемента 155 ТМ 5),входы С которых соединены и являютсявторым входом регистра 142, первымвходом и выходом которого являютсясоответственно информационные входыЭ и выходы Я элементов.Первый пороговый элемент 11 реализован на двух полных четырехразрядных сумматорах (155 ИМЗ), включенных в режиме вычитания операнда В изоперанда А, для этого вход Е 1 первого сумматора оставлен свободным, входы А 1-А 4 сумматоров являются первым входом первого порогового элемента 11, вторым входом и выходом которого являются соответственно входы В 1-В 4 сумматоров и выход Р второго сумматора. Вычитание реализу ется благодаря тому, что операнд В представлен в дополнительном коде, Первый вычитатель 12 реализован на двух сумматорах (155 ИМЗ) по известной схеме, входы А 1-А 4, В 1-В 4 и выходы Я 1-54 сумматоров являются соответственно первым входом, вторым входом и выходом первого вычитателя 12. Вход Е 1 первого сумматора ос" тавлен свободным. Третий счетчик 13; реализован по известной схеме послеФ довательного счетчика на пяти Э-триггерах (155 ТМ 2), при этом вход С первого В-триггера является первым входом третьего счетчика. Входы к всех Э -триггеров соединены и являют. ся вторым входом третьего счетчика, выходом которого являются выходы ( всех пяти Р -триггеров. Для организации внутреннего последовательного переноса выходы О каждого 0 -триггера подключены ко входам С каждого последующего Э -триггера и ко входам Ю тех же О -триггеров. Второй элемент И 14 является типовым элементом 2 И-НЕФ(155 ЛАЗ), входы и выходы которого являются соответственно первым, вторым входами и выходом второго элемента И 14. Устройство работает следующим об" разом.С выхода датчика 1 видеосигнала в устройство поступают кадровые синхроимпульсы (КСИ), тактовые импульсы (ТИ), присутствующие только в активное время строк телевизионного разложения, т.е. во время прямого хода луча; параллельный двоичный код видеосигнала, формируемый в аналого-цифровом преобразователе датчика 1 видеосигнала. Блок 6 дифференцирования производит операцию двумерного диффе. ренцирования сигнала яркости, поступающего на первый вход последнего, в апертуре 2 2 растровых элементов. Для оценки двумерного перепада яркости в апертуре 2 2 необходимо определить сумму модулей приращений сигнала яркости между двумя соседними элементами по строке и по кадру. Опре деление приращения сигнала яркости