Детектор амплитудно-фазовых соотношений

,ем заявки32) Приоритет ас дарствениык коми Совета Министров СССРло делам изобретенийи открытий(71) Заявитель ензенский завод-ВТ 54) ДЕТЕКТОР АМПЛИТУДНО-ФАЗОВЫХ СООТНОШЕ Изобретение относится к области электроизмерительной техники и может быть использовано при создании мостов и компенсаторовпеременного тока.Известные детекторы амплитудно-фазовых 5соотношений, содержащие согласующие устройства, схему ИЛИ, усилители-ограничителии схему совпадения, обладают невысокой точностью уравновешивания.Цсль изобретения - повысить точность 10уравновешивания,Это достигается тем, что устройство снабжено интегратором, ключом, схемой слож.ния и двумя фазовременпыми преобразователями, входы которых подключены к выхода.з 15согласующих устройств, их выходы соединены с входами схем ИЛИ и сложения, выходпоследней через ключ подсоединен к одномуиз входов интегратора, другой вход которогосвязан с выходом схемы ИЛИ, а выход интегратора подключен к входу усилителя-ограничителя.На чертеже представлена блок-схема устройства.Оно содержит согласующие устройства25и 2, фазовременные преобразователи 3 и 4,схему ИЛИ 5, схему сложения б, интегратор7, ключ 8, усилители-ограничители 9 и 10 исхему совпадения 11.Устройство работает следующим образом. ЗО Исследуемые напряжения У и с 12 подаются через согласующие устройства 1 и 2 на входы фазовременных преобразователей 3 и 4, которые служат для получения импульсов, длительность которых пропорциональна фазовым углам р 1 и т 1,з соответственно, образуемым исследуемыми напряжениями с опорным напряжением 1, также подаваемым на фазовременныс преобразователи 3 и 4.Полученные импульсы подаются параллельно на входы схемы сложения 6 н схемы ИЛИ 5. Импульсы со схемы ИЛИ 5 поступают далее на интегратор 7, а со схемы сложения - на ключ Ь, который управляет работой интегратора 7. Кл 1 оч 8 имеет три положения, задающие три режима работы интегратора: заряд интегрирующей емкости, запоминание заряда и разряд емкости.Во время действия импульса с фазовременного преобразователя 3, равного ср ключ 8 управляет зарядом интегратора 7. Затем с выхода схемы сложения 6 на ключ 8 поступает импульс, отключающий вход интегратора 7, Это режим фиксации (храненпя) заряда, полученного емкостью в первом режиме и пропорционального фазовому углу грь По окончании действия импульса со схемы сложения 6 интегратор переводится в режим разряда и при условии равенства тэар и тразр дли тельность разряда точно соответствует рь454489 Предмет изобретения Составитель А. Изюмов Редактор О. Стенина Техред Т. Миронова Корректор А. Дзесова Заказ 616/4 Изд, Мо 354 Тираж 678 Подписное ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий Москва, Ж, Раушская наб., д. 45Типография, пр. Сапунова, 2 Сигнал с выхода интегратора 7 поступает на усилитель-ограничитель 10. На вход усилителя-ограничителя 9 поступает напряжение с измерительной диагонали моста, Импульсы с выходов усилителей-ограничителей 9 и 10 подаются на схему совпадения 11, которая в случае их совпадения вырабатывает сигнал, несущий информацию о том, в какую сторону нарушено равенство, т. е, об отклонениях от состояния квазиравновесия мостовой схемы.Совпадение импульсов на выходах усилителей-ограничителей происходит только в случае, когда У У, )з 1 пу, з 1 п,а случай несовпадения этих импульсов соответствует неравенству(0а 1 п у, з 1 п у,Таким образом, детектор позволяет вырабатывать регулирующее воздействие, используя одновременно информацию и о фазе, и обамплитуде сравниваемых напряжений, что позволяет повысить чувствительность мостовых измерительных схем. Детектор амплитудно-фазовых соотношений,содержащий в каждом из двух каналов согласующие устройства, к выходам которых подключены входы одного из усилителей-огра пичителей, выход которого вместе с выходомдругого усилителя-ограничителя соединен с входами схемы совпадения, и схему ИЛИ, отличающийся тем, что, с целью повышения точности уравновешивания, он снаб жен интегратором, ключом, схемой сложенияи двумя фазовременными преобразователями, входы которых подключены к выходам согласующих устройств, их выходы соединены с входами схем ИЛИ и сложения, выход пос ледней через ключ подсоединен к одному извходов интегратора, другой вход которого связан с выходом схемы ИЛИ, а выход интегратора подключен к входу усилителя-ограничителя.