Распределитель импульсов

н 1) 423 И 5 Союз Советскил Социалистки вски Раасн"блик.09,72 (21) 1826166/26-9 22) Заявлено 061 1/04031 17/00 с присоединением за Гасударственный камитеаввта Иинистрав ССпа двлам изабрвтвнийи аткрытий(72) Авторы изобретени ндаренко, В. И. и А. И рдена Ленина полит якой Октябрьской с1,М. Бо кин иевский В1) Заявител ети 4) РАСПРЕДЕЛИТЕЛЬ ИМПУЛЬСОВ образом.ах 1 реги- дешифра- ответствуасуск со- тветствуюсостоянии ся сколь авляющие Изобретение относится к вычислительной и измерительной технике. Устройство может быть применено в аналого-цифровом среобразователе поразрядного кодирования.Известны распределители импульсов, содержащие триггерный регистр, ко входам которого подключены выходы шифратора, а к выходам - входы дешифратора.Цель изобретения - повышение быстродействия устройства и устранение возможности наложения выходных импульсов во времени.С этой целью в предлагаемый распределитель импульсов ввелены дополнительно схемы запрета и схема запуска И, причем выходы дешифратора содсоединены ко входам шифратора через соответствующие схемы запрета, выходы которых подсоединены к инверсным входам следующих со направлению рассределения схем запрета, а инверсный вход первой схемы запрета подключен к выходу схемы запуска И, один из входов которой солключен к первому выходу дешифратора, а другой - ко входу запуска.На фиг, 1 изображена функциональная схема распределителя импульсов на восемь тактов; на фиг. 2 - таблица, характеризующая последовательность состояний триггеров рассределителя и сигналы на выходах дешифратора,Пустоваров, В. И, Сасрь. Флеровхнический институт именциалистической революци Распределитель импульсов содержит триггеры 1 регистра, к выходам которых срисоединен дешифратор 2, К выходам дешифратора содключены неинверснымн входами соот ветствующие схемы запрета 3. Выхол каждойсхемы запрета подключен к инверсному входу следующей схемы запрета и к соответствующим схемам ИЛИ 4 шифратора. Выходы схем ИЛИ соединены с управляющими 10 входами триггеров 1 регистра в соответствиис принятой системой кодирования (фиг. 2) .Первый выход дешифратор а подключен ко входу схемы запуска И 5. На второй ее вход подается сигнал запуска распределителя со 15 входа Засуск. Ее выход присоединен к инверсному входу первой схемы запрета 3 и к соответствующему входу шифратора. Выходные импульсы снимаются с выходов схем засрета 3, а ас со се засмска (точки А,0 Б, В,). Работает устройство следующими В начальном состоянии в триггер стра записан код 000 (фсг, 2), в торе 2 только со 1 енцнал точки А с 5 ет логической единице, а на вход 3 дается запирающий потенциал, соо щий логическому нулю. В таком рассределитель может находит угодно долго, так как на все ус423115 3 луск Заказ 2150/ аж 624 дписное з графия, пр, Сапунова, 2 ВхОды тригге 10 В поданы поенциялы, с 001 Вс 1- ствующие логическому нулю.Для запуска распределителя па Вход Запуск подается потешиал, соответствующий логической единице. Схема запус 1 а5 0 - крывается, и па выходе А распредели:ел. Вырабатывается потенциал, соответс 1 ву:о .ий логической единице. Этот потенциал через схемы ИЛИ 4 шифратора персклюает триггерный регистр в состояние 00. Б рсзультясе на Выходе Л РаспРеделителЯ Выс 1 бсз.ыВастсп потенциал, соотВстстВу 0 ций логпчсскому пу ло, после чего с задержкой, равной всмсцп срабатывания схемы запрета 3 а в,Оде й ВЫрябатывяЕТСЯ ПОЕНцИсЛ, СО 1 ВС 1 С 11 у 0111 П логической еди;пце. Псреклсцен е выходя Л нз нуля в единицу ссздает передний фронт вь 1- ходного импульса, а персключспе нз единицы в нуль - задний фронт, Лналогпчным образом триггеры 1 регистра последова" ельно гроходят все состояния, указанные в таблице (фпг. 2), и на всех выходах распределителя поочередно вырабатываются кратковременные импульсы.Импульс запуска, подаваемьй на распределитель импульсов, должен бы 1 ь короче длительпссти цикла раоотя распределиел.В этом случае по окончании отработки цикла распределитель возвращается в начальное состояние в регистре 000) и сстается в нем 5 до получения следуюцего импульса запуска. Предмет изобретения Р 11 сп:еделитель импульсов, содсржащий 1 10 триггерпый регистр, ко входам которого подклочепы выходы шифратора, а к гыходам -- Входы дешифратора, о т л и ч а ю ц и й с я тем, чО, с цсльО ИОВышеия быстродейстВИП и сПа ения воз,ожнссти паложеии; выход:ы:.15 и;:пульсов во времени, в него введены дополни.ельпо схемы запрета и схема запуска И, причем выходы дешифратора подсоединены ко Входа.; шифратора через соответствующие схемы запреа, выходы которых подсоединены 20 к инверсным входам следующих по направлению распределения схем запрета, а инверсный вход первой схемы запрета подключен к выходу схемы запуска И, один из входов котороп подкл:очеп к первому выходу деши фратора, а другой -- ко входу запуска,