Пересчетная декада

396836 Союз Советскик Социалистических РеспубликЗависимое от авт. свидетельстваЗаявлено 31.Ч,1971 ( 1661923/26-9)с присоединением заявки031 23/1 асударственный ксмитв 1Саввта Министров СССРпо делам изобретенийи открытий оритет публиковано 29 Ч 11.1973. Бюллетен ДК 681.3.055(088.8) опубликования описания 14 Л.197 Авторизобретен В. Н, Дюпин Заявитель ПЕРЕСЧЕТНАЯ ДЕКА лов.Схема предприведена на чОна содерживых ключей, вьключей, сопротную ячейку 4,в цепи опорногДелитель насхеме на пяти лагаемоиертеже,т входньходныеивлениясхему сбо напряжпять вьтоковых ересчетнои дек е транзисторы 1 токотранзисторы 2 токовых связи (К,) 3, двоичроса 6, стабилитрон 6 ения.тполненключах по кольцевои на транзисгоИзобретение относится к области цифровой измерительной техники и может быть использовано в частотомерах и измерителях временных интервалов.Известна пересчетная декада, состоящая из делителя на пять, каждая ячейка которого включает входной транзистор, триггера и схемы сброса, Однако для устойчивой работы на низких частотах (ниже нескольких мегагерц) необходимо формирование по амплитуде и длительности входных сигналов.Цель изобретения - повышение устойчи,вости работы на низких частотах,Указанная цель достигается тем, что коллектор выходного транзистора предыдущей ячейки делителя связан через резистор с коллектором входного транзистора последующей ячейки, а база выходного транзистора последней ячейки связана с входом триггера, выход которого подключен к шине выходных спгнарах 1 и 2. Связь выходного транзистора 2 предыдущего ключа с входным транзистором 1 последующего осуществляется через резисторы связи 3 (К). Выход делителя на пять 5 связан со счетным входом триггера 4.Схема сброса 5 соединена со входом делителя (точки а и б) с двумя токовыми ключами пятиричного делителя и со входом сброса триггера 4.10 Стабилитрон 6 включен между шиной,к которой подключены через резисторы базы выходных транзисторов 2, токовых ключей, и корпусом прибора.Входной сигнал синусоидальной или им пульсной формы любой полярности поступаетна базы всех входных тринзисторов токовых ключей пятиричиого делителя. В исходном состоянии три ключа закрыты, а два других открыты. С поступлением входного сигнала 20 такое состояние начинает последовательноперемещаться от одних ключей к другим, в результате чего при поступлении пятого входного сигнала на выходе пятиричного устройства появляется сигнал, опрокидывающий 25 двоичную ячейку, После десятого входногосигнала вся схема занимает первоначальное положение.При работе на низких частотах (в диапазоне от единиц герц до нескольких мегагерц 30 устойчивость пятиричной схемы достигаетсяПодписСР Заказ 362 8 Изд.1898 Ц 11 ИИПИ Государственного по делам изо15 сквагК,томитетаетенийаушская нногаи 51, н 13. Сян 7 но 55 введением между токовыми ключами сопротивлений связи (Кс 5),. осуществляющих необходимые для четкого переключения фазовые соотношения в распространяющихся по кольцу перепадах тока и устраняющих влияние помех при переключении ключей, так как сопротивление связи совместно с входной емкостью токового ключа образуют интегрирую- ЩУЮ ЦЕПЬ С ПОСтОЯННОй ВРЕМЕНИ т= КевС 55. При этом пятиричная схема устойчиво работает в широком диапазоне частот (от единиц герц до сотен мегагерц) в случае выбора величины т, примерно равной времени пере- КЛЮЧЕНИЯ ТОКОВОГО Ключа Тпереот.Применение стабилитрона в качестве источника опорного напряжения позволило отказаться от второго источника питания, применяемого в известных схемах, и упрости гь источник питания, а также повысить стабильность работы схемы, так как устойчивость делителя на пять теперь определяется нестабильностью одного источника питания +Е 5 оПо окончании счета при подаче на вход схемы сброса импульса сброс схем;Вырабатывает группу из четырех импульсов сброса соответствующей амплитуды, полярности и длительности, которые поступают на вход пятиричпого кольца (точки а и б) с целью повышения четкости установки в исходнос состояние, на два токовых ключа пятиричной схемы и на базу соответствующего транзистора триггера, В результате декады возвращаются в исходное состояние. Предмет изобретения Пересчетная декада, содержащая делительна пять, каждая ячейка которого включает входной транзистор, база которого связана 15 с ииной входных сигналов, а коллектор черездиод подключен к базе выходного транзистора, триггер и схему сброса, отлича 5 ощаяся тем, что, с целью повышения устойчивости работы на низких частотах, коллектор выход ного транзистора предыдущей ячейки делителя связан через резистор с коллектором входного транзистора последующей ячейки, а база выходного транзистора последней ячейки связана с входом триггера, выход которо го подключен к шине выходных сигналов.