Регистр сдвига

Союз Советскиз Социалистическив РеспуйливЗависимое от авт. свидетельстваЗаявлено ОЗ.Х 1.1970 ( 1493997/18-24)с присоединением заявкиПриоритет М. Кл. б 11 с 19 ОО Комитет по аллам иаобретений и открытий при Совете Министров СССРОпубликовано 20.Х 11,1972. Бюллетень3 за 1973 Дата опубликования описания 20.11.1973УДК 681,325,6(088,8) Авторизобретения В. В. Бельгий Заявитель Ордена Ленина институт проблем управленияРЕГИСТР СДВИГА Изобретение относится к вычислительной технике и может быть применено в устройствах аппаратного контроля.Известен регистр сдвига со сдвигом, эквивалентным умножению на два по модулю. Однако применение этого регистра не всегда выгодно, так как в ряде узлов и цепей переработки информации последовательных ЦВМ слова передаются и обрабатываются последовательно, начиная с младших разрядов. Поэтому для получения вычета необходимо ждать окончания передачи слова или арифметической операции. Цель изобретения - обеспечение свертки результата арифметической операции по заданному модулю.Для этого в предлагаемое устройство введена логическая схема, включающая элементы НЕ, ИЛИ и два элемента И, первый вход которой подключен к входной клемме регистра, выход суммы каждого сумматора, кроме младшего, через линию задержки соединен с входом сумматора соседнего младшего разряда, выход суммы которого через линию задержки соединен со вторым входом логической схемы, к которому подключены схема ИЛИ, другой вход которой соединен с первым входом логической схемы, и первая схема И, другой вход которой подключен к первому входу логической схемы, а выход первой схемы И соединен с входом сумматора младшего разряда и входом схемы НЕ, выход которой соединен с входом второй схе мы И, другой вход которой подключен к выходу схемы ИЛИ, и выход второй схемы И соединен с входами соответствующих сумматоров. 10 На чертеже представлена блок-схема предлагаемого устройства со сдвигом, эквивалентным делению на два по модулю 19. Регистр сдвига состоит из логической схемы 1, содержащей схемы И 2, ИЛИ 3, НЕ 4, сум маторов б и линий б задержки. Один вход логической схемы 1 служит входом регистра, второй ее вход через линию задержки подсоединен к выходу суммы самого 20 младшего сумматора. Выход суммы каждогосумматора, кроме самого младшего, через соответствующую линию задержки подключен к входу соседнего младшего сумматора. Выходы переноса П сумматоров соединены по следовательно, т. е. выход П младшего - свходом соседнего старшего. Один из выходов логической схемы подсоединен к входу самого младшего сумматора, другой ее выход - к входам тех сумматоров, порядковые номера 30 которых соответствуют номерам разрядов,363119 Предмет изобретения Составитель В. БакулинТехред Е, Борисова Корректоры: Н, Прокуратова н Т. ЗапорожецРедактор Т. Иванова Заказ 307/5 Изд.53 Тираж 404 ПодписноеЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССРМосква, Ж, Раушская наб д, 4/5 Типография, пр, Сапунова, 2 где расположены единицы числа, выраженноА+1 го в двоичной форме и равного (А -г значение модуля, по которому происходитсвертка; А - нечетное число). На вход регистра от ЦВМ последовательно подается число, начиная с младших разрядов, а на второй вход логической схемы - сигнал через линию задержки с выхода самого младшего сумматора.Если на обоих входах логической схемы будут одновременно сигналы 1, то 1 подается на вход самого младшего сумматора. Если 1 будет только на одном из входов этой схемы, то на входы соответствующих А+1 сумматоров подается в двоичной за 2писи. Количество сдвигов принимают не меньшим и, где и количество разрядов кода числа, поступающего от ЦВМ, и равным ближайшему целому кратному показателю степени двойки по модулю. После окончания сдвигов содержимое регистра будет вычетом числа по данному модулю,Регистр сдвига, содержащий сумматоры,выходы переносов каждого из которых соеди 5 пены с входами сумматоров соседних старших разрядов, отличающийся тем, что, с целью обеспечения свертки результата арифметической операции по заданному модулю, внего введена логическая схема, включающая10 элементы НЕ, ИЛИ и два элемента И,первый вход которой подключен к входнойклемме ретистра, выход суммы каждого сумматора, кроме младшего, через линию задержки соединен с входом сумматора сосед 15 него младшего разряда, выход суммы которого через линию задержки соединен со вторым входом логической схемы, к которомуподключены схема ИЛИ, другой вход которой соединен с первым входом логической20 схемы, и первая схема И, другой вход которой подключен к первому входу логическойсхемы, а выход первой схемы И соединен свходом сумматора младшего разряда и входом схемы НЕ, выход которой соединен с25 входом второй схемы И, другой вход которой подключен к выходу схемы ИЛИ, ивыход второй схемы И соединен с входамисоответствующих сумматоров,