Устройство контроля времени задержки сигнала

Я гОП ИСАНИЕ ИЗОБРЕТЕНИЯ 357669 Союз Советских Социалистических РеспубликК АВТОРСКОМУ СВИДЕТЕХЗЬСТВУ Зависимое от авт Заявлено 24.11.197 с присоединением свидетельства( 1627837/26-9)аявки1, Кл. Н 031 с 51 омитет по дела Пр,нор ит изобретений и открытий ДК 621.374.33(088.1972. Бюллетень33я описания 4,1,1973 публикова при Совете Министров СССРта опубликован Авторы зобретения Астрах Мермельштейн и Заявитель ОНТРОЛЯ ВРЕМЕНИ РОЙС СИ ГНАЛ Известные устроиства контроля времени задержки сигнала, содержащие блок управления фазой сигнала, формирователь задержки сигнала, интегрирующий конденсатор и фиксатор уровня, не обеспечивают требуемой точ ности контроля и обладают относительно большими габаритами.Цель изобретения - повышение точности контроля и уменьшение габаритов,Это достигается тем, что устройство содер жит формирователь предельно допустимого времени задержки, включенный последовательно с интегрирующим конденсатором и состоящий из набора полупроводниковых ключей и резисторов. 15На чертеже представлена принципиальная схема предлагаемого устройства.На схеме приняты следующие обозначения: блок 1 управления фазой сигнала; формирователь 2 задержки сигнала контролируемой 20 схемы; формирователь 3 предельно допустимого времени задержки; интегрирующий конденсатор 4; фиксатор 5 уровня; входы б формирователя предельно допустимого времени задержки; вход 7 блока управления фазой 25 сигнала; входы 8, 9 формирователя задержки сигнала контролируемой схемы; входы 10, 11 блока управления фазой сигнала; полупроводниковые ключи 12, резисторы 13; триод 14.С входа и выхода контролируемой схемы 30 соответственно на входы 9 и 7 поступают сигналы. Сигнал, поступающий на вход 7, в случае совпадения его по фазе с сигналом на входе 9, инвертируется блоком 1 управления фазой сигнала разрешением, поступающим на вход 10. При различных фазах на входе и выходе контролируемой схемы сигнал не инвертируется; при этом разрешение на прохождение сигнала поступает на вход 11, а вход 10 в это время запрещен. Таким образом, на входах 8 и 9 поступающие сигналы всегда находятся в противофазе. Сигнал на входе 9 отстает по времени от сигнала на входе 8 на время задержки сигнала контролируемой схемы. Задержка сигнала, происходящая в блоке 1 управления фазой сигнала, постоянна во всем диапазоне задержек и учитывается при калибровке устройства.При поступлении на входы 8 и 9 сигналов на выходе формирователя 2 задержки сигнала контролируемой схемы образуется отрицательный импульс, длительность которого равна длительности задержки сигнала контролируемой схемы. Триод 14 запирается на время длительности этого импульса, что обусловливает заряд, интегрирующего конденсатора 4 через формирователь 3 предельно допустимого времени задержки,На один из входов б формирователя 3 предельно допустимого времени задержки постуЗаказ 4119/11 ЦНИИПИ Ко Изд Мц 1653 Тираж 406митета по делам изобретений и открытий при Совете Москва, Ж.35, Раушская наб., д. 4/5 Подписно инистров СССРипография, пр, Сапунова, 2 пает сигнал, вводящий один из полупроводниковых ключей 12 в насыщение. Этим обеспечивается подключение источника питания Е к соответствующему резистору 1 З, которому соответствует своя предельно допустимая для данной контролируемой схемы задержка.Напряжение на интегрирующем конденсаторе 4 в каждый момент времени пропорционально длительности импульса на выходе формирователя 2 задержки сигнала контролируемой схемы и зависит от постоянной времени, которая определяется выбором одного из резисторов И.Если длительность задержки контролируемой схемы не превышает предельно допустимого времени задержки, заданной путем выбора резисторов 13, то напряжение на интегрирующем конденсаторе 4 не достигает порога срабатывания фиксатора б уровня. Если же задержка контролируемой схемы, превысит предельно допустимое, время задержки, то напряжение на интегрирующем конденсаторе 4 превысит порог срабатывания фиксатора 5 5 уровня, который выдаст сигнал ошибки. Предмет изобретения Устройство контроля времени задержки 10 сигнала, содержащее блок управления фазойсигнала, формирователь задержки сигнала, интегрирующий конденсатор и фиксатор уровня, отличающееся тем, что, с целью повышения точности контроля и уменьшения габари тов, устройство содержит формирователь предельно допустимого времени задержки, включенный последовательно с интегрирующим конденсатором и состоящий из набора полупроводниковых ключей и резисторов.