Устройство для временной задержки потенциальных или импульсных сигналов

Союз Советских Социалистических РеспубликКомитет по делам изобретений и открытий при Совете Министров СССРАвторы изобретения Г, Г. Кузнецов, Б, И, Вайнблат, Л. Б, Константиновский и Ю. В, Переверзев Украинский государственный проектный институт Тяжпром автоматикаЗаявитель УСТРОЙСТВО ДЛЯ ВРЕМЕННОЙ ЗАДЕРЖКИ ПОТЕНЦИАЛЬНЫХ ИЛИ ИМПУЛЬСНЫХ СИГНАЛОВИзобретение относится к области автоматики и вычислительной техники, в частности к полупроводниковым регулируемым задержкам.Известны промышленные серийные временные элементы задержки, регулируемые в диапазоне 0,5 - 10 сек и 5 - 100 сек, ЭТ-ВОЗ и ЭТ-В 04 соответственно. Недостатками этих элементов являются большое время подготовки к повторному включению и способность работать только от потенциальных сигналов.Предложенное устройство отличается тем, что содержит две одинаковые схемы задержки на полупроводниках и схему, обеспечивающую их попеременную работу, состоящую из двух триггеров, двух схем совпадений и схемы ИЛИ.В устройстве к выходу потенциального триггера подключены вход импульсного триггера и по одному входу от каждой схемы совпадения, а другие два входа схем совпадения подключены к выходам импульсного триггера.Устройство имеет очень малое время подготовки к повторному включению и способно работать как от потенциальных сигналов, так и от импульсов малой длительности.На фиг, 1 показана блок-схема предлагаемой задержки; на фиг. 2 в временн диаграмма, поясняющая работу задержки.Устройство состоит из потенциального триггера 1, импульсного триггера 2, схем совпадения 3, 4, временных регулируемых элементов задержки б, б н схемы ИЛИ 7.На вход задержки могут быть поданы как 5 потенциальные, так и импульсные сигналы.Имеется два выхода - потенциальный выход А, являющийся выходом триггера 1, и импульсный выход Б с выхода схемы ИЛИ 7.Сигнал, подлежащий задержке, поступает 10 на вход потенциального триггера 1 и перебрасывает его из нулевого (исходного) состояния в единичное. В единичном состоянии на выходе А появляется отрицательный потенциал, который поступает на входы схем совпадения 15 3, 4 и на счетный вход импульсного триггера 2, который не меняет своего начального состояния, так как срабатывает только от положительного перепада. При этом на его прямом выходе, подключенном к разрешающе му входу схемы совпадения 4, будет отрицательный потенциал, который является разрешающим для прохождения сигнала от потенциального триггера 1 на вход элемента задержки б. На выходе последнего через интер вал времени М появится сигнал, которыйпройдя через схему ИЛИ 7, вызывает сброс триггера 1 в нулевое состояние. При этом на выходе А триггера 1 появляется нулевой потенциал, запрещающий прохождение 30 сигнала через схему совпадения 4, сигнал на267680 хо АЧХОЙ Выхп 0 луьггер ЫХ 00 а ЕМЫ 5 ВБО 03 сх 0 мыб ВЫХ 0 9 и г. Составитель А. А, НефедовРедакт Заказ 21361 О Тираж 480 ПодписноеЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССРМосква, Ж-ЗБ, Раушскан паб д. 4/5 пографии, пр. Сапунова, 2 выходе элемента задержки б исчезает, а на выходе Б появляется импульсный сигнал, задержанный на время Л 1.Одновременно с этим триггер 2 перебрасывается положительным перепадом в другое устойчивое состояние, Теперь отрицательный потенциал будет на его инверсном выходе, соединенном с разрешающим входом схемы совпадения 3. Следующий сигнал, поступивший на вход задержки после возвращения триггера 1 в нулевое состояние, опять опрокидывает его в единичное состояние. Отрицательный потенциал через разрешенную схему совпадений 3 поступает на вход элемента задержки б, Сигнал, появившийся на его выходе, перебрасывает триггер 1 в исходное состояние, снимая входной сигнал с элемента задержки б, и перебрасывает триггер 2, который вновь подготавливает для работы элемент задержки б через схему совпадений 4.Таким образом, триггер 2 через схемы совпадений 3 и 4 автоматически управляет работой элементов задержки б, б, чередуя работу и подготовку одного элемента во время подготовки и работы другого. Разрешающее время устройства обуславливается только временем переключения транзисторов, на которых построены триггеры 1, 2, и не зависит от постоянной времени элементов задержки. Предмет изобретенияУстройство для временной задержки по тенциальных или импульсных сигналов, состоящее из импульсного триггера со счетным входом и двух параллельных цепей, каждая из которых содержит последовательно соединенные схему совпадения и элемент временной за держки, причем выходы последних подключены через схему ИЛИ на вход установки нуля потенциального триггера, отличающееся тем, что, с целью уменьшения разрешающего времени, в нем к выходу потенциального триг гера подключены вход импульсного триггераи по одному входу от каждой схемы совпадения, а другие два входа схем совпадения подключены к выходам импульсного триггера.