Всесоюсллл, hatwiitiio lt; 3gt; amp; iтг;: ; и(«сг: •uieka i

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВЙДЕТЕЛЬСТВУ Союз Советских Социалистицеских Республик.ЧП С 061С 060 Государственныи комитет по делам изобретений и открытий СССР, Паршинский аявитель ЕГРАТОР НЕПРЕРЫВНЫЙ ЦИФРОВОЙ Подписггая группа Л 14 присоединением заявкириоритет Известные непрерывные цифровые интеграторы, выполненные на ферротранзнсторпых элементах, содержат регистр подыптегральной функции, делитель частоты и кольцевой сдвигающий регистр, обеспечивающий син хропизацию работы устройства.Предлагаемый цифровой интегратор отличается от известных тем, что он содержгп матричпо-диагонально расположенные триггеры, соединенные с регистром подынтег ральной функции н делителем частоты. Такое выполнение устройства позволяет повысить его быстродействие.На чертеже изображена функциональная схема непрерывного цифрового интегратора. 15Основная часть интеграторы содержит к матрично-диагонально расположенных дина. мических триггеров (к - число двоичных разрядов регистра поды нтегральной функции), состоящих нз ферротранзнсторных яче ек 1 н 2 и статических триггеров 3. Регистром подьштегральной функции является рсверсивный двоичный счетчик, состоящий нз к последовательно соединенных друг с другом ферротранзисторных статических триггеров А 25Поступающая на вход счетчика информация в виде единичных импульсов фиксируется в нем в виде нормального двоичного кода, Счетчик управляется с помощью логических элементов 4 И, Переключение с одного ре жима работы (суммирования) на другой (вычитание) производится посредством триггера 5, собранного по обычнон полупроводниковой схеме на транзисторах. Коллекторный ток этих транзисторов подмагннчивает ферротранзисторные ячейки логических элементов И, Подмагничнванпе является необходимым условием работы устройства. На вход динамических триггеров (диагональный ряд ферротранзисторных ячеек) поступают тактовые импульсы от делителя частоты, состоя щего из к триггеров 6, Синхронизация работы всего устронства производится с помощью кольцевого сдвигающего регистра, собранного на транзисторных ячеш ах 7, который уп. равлястся двухтактным генератором 8 нмПеред началом работы интегратора соответствующие ферротранзнсторные ячейки устанавливают в пулевое состояние, подавая импульсы на клеммы О.Затем в регистр подынтегральной функции, собранный на триггерах 3, вводится параллельным двоичным кодом начальное значение подынтегральной функции (клеммы О, 1). При этом единица записывается в соответствующие ячейки динамических триггеров. Первая слева ячейка 1 сдвигающего регистра устанавливается в единичное состояние (клемма 1), С запуском двухтактного гене164487 х/ риб осздвитсль М дактор П. Шлаин Техред Т, П, Курилко Корректор Т. В. Муллина Заказ 2362/1 Тираж 600 Формат бум. 60 р,90/в Объем 0,16 изд. л. Ценз 5 коп ЦНИИПИ Государственного комитета по делам изобретений и открытий СССР Москва, Центр, пр. Серова, д. 4Типография, пр. Сапунова ратора 8 интегратор начинает свою работу, протекающую в три такта,В первый такт п, импульс поступает на вход приращения Лх независимой переменной (клемма Лх), Пересчетные импульсы делителя частоты, возникающие при переходе его триггеров б из нулевого состояния в единичное, считывают информацию с соответствующих ячеек, и на выходе интегратора образуется кодовый импульс приращения ЛХ интеграла, Во второй такт и, происходит перезапись 1 в ячейки, что соответствует восстановлению первоначальной кодовой комбинации, В третий такт из на вход интегратора поступат импульс, соответствующий приращению Лу подынтегральной функции (клемма Лу). Знак приращения фиксируется триггером б. Во второй и третий такты кодовых импульсов на выходе интегратора не образуется. Частота выходных импульсов Лг уст.ройства не зависит от числа его разрядов, Кодовые импульсы приращения подынтегральной функции могут поступать на вход ин тегратора с частотой, равной одной третитактовой частоты. Предмет изобретенияНепрерывный цифровой интегратор, выпол пенный на ферротранзисторных элементах,содержащий регистр подынтегральной функции, делитель частоты и кольцевой сдвигающий регистр, обеспечивающий синхронизацию работы устройства, о т л и ч а ю щ и й с я тем, 15 что, с целью повышения быстродействия интегрирования, он содержит матрично-диагонально расположенные триггеры, соединенные с регистром подынтегральной функции и делителем частоты,