Устройство для вычисления коэффициентов интерполирующего полинома

СО 103 СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСГ 1 УБЛИК 17 А 1 06 Р 15/353 Г 5 БРЕТЕ ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССРОП ИСАНИЕ ИЗООРСКОМУ СВИДЕТЕЛЬ 1 (21) 4827057/24 (22) 21,05.90 (46) 15.07.92. Бюл, 1 ч. 26 (71) Одесский политехнический институт. (72) В.А,Парасочкин, Ю,И.Костелов и В,Г,Ткаченко (53) 681,325(088.8) (56) Авторское свидетельство СССР Ь 1667104, кл, 0 06 Г 15/353, 1989,Авторское свидетельство СССР 1 ч. 1317452, кл, 6 06 Г 15/353, 1985, (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ КОЭФФИЦИЕНТОВ ИНТЕРПОЛИРУЮЩЕГОПОЛИ НОМА (57) Изобретение относится к автоматике, вычислительнои технике исредствам обработки экспериментальной информации. Целью изобретения является увеличение быстродействия устройства за счет одновременного вычисления коэффицйентов двух одномерных интерполирующих пол 2 иномов по значениям двух различныхвыборок, Значения интерполируемой функции,промежуточные и окончательные результаты хранятся в блоке 10 памяти, в блоке 9 памяти хранятся значения аргументов, Арифметические операций, связанные с вычисленйем коэффициентов интерполирующег.о. полинома по. значениям выборки, функции и аргумента, вййолняются в опера-циойных блоках 13, 14, Формирование выборки осуществляется блоками 7, 8 памяти, содержащими чйсленные значенияконстант вцчйслительного процесса; счетными узлами 2-4 и блоком 11 формирования ад"ресов. Управление ходом вйчислений производится с помощью счетного узла 1,. элемента И 5, блока б памяти,узлауправления 12, Указанные элементы позволяютраспараллелитьпроцессвычисления коэффициентов одйомерных полиномов на. двух неэависимйх операционных блоках 13, 14 8 ил22; Вычисление В: - В+1.23. Начало цикла по ЦМ - 2,В).24. Присваиаание Ч; = В/к.25, Конец цикла по Е,26. Конец цикла по ). 527. Начало цикла по Щ = 1,В),28, Вычисление 1: = В-)+1.29, Вычисление Я: = 31+ЧУУь30, Конец цикла по.31. Конец цикла по . 1032. Конец алгоритма.Здесь йв - размер выборки, т.е, количество пар значений аргумента и функции; Х -массив, в котором хранятся значения аргу. мента; т - массив,в котором хранятся значения функции; Я - массив, в которомхранятся коэффициенты полученного в результате интерполяции одномерного полинома; Ч и Я - вспомогательные массивы;А, В и- вспомогательные переменные;1 20и 1 - счетчики итераций циклов.Затем процессор переписывает массивкоэффициентов в блок 58 на место значенийфункции и выполняет цикл записи по фиксированноу адресу. При обращении по этому 25адресу выход дешифратора 67 принимаетзначение лог, О, по приходу импульса записи йй срабатывает элемент ИЛИ 62, сигналс выхода которого поступает на первый выход операционного блока, Триггер 55 или 56 30устанавливается, В результате на вход начальной установки СИ процессора подается сигнал лог, 1, адресные входы и входыуправления блоков 58 и 59 памяти черезпервые входы коммутаторов 68 и 69 подключаются к первому выходу узла 4 и третьемувыходу блока 12,Если на управляющий вход коммутатора 70 подается уровень лог. 1, то его выходыи выходы блока 58 памяти находятся в третьем состоянии, Считывание коэффициентовпроизводится импульсами лог. О, При этомна выход блока 58 выдаются даннце, которые передаются через коммутатор 70 на второй выход операционного блока, Импульсы 45чтения не поступают в блок 59 и поэтому егоинформационный выход находится в третьем состоянии,Блоки 58 и 59 памяти аналогичны блоку10 памяти. В качестве блока 60 можно использовать микросхемы К 573 РФ 5, в качестве регистра 61 и коммутатора 70 -микросхемы КР 580 ИР 82, а качестве дешифратороа 63-67 - микросхемы К 155 ИДЗ, вкачестве коммутаторов 68 и 69 - микросхемы КР 580 ИР 82, управляемые парафазнымсигналом с седьмого входа операционногоблока,Предлагаемое устройство позволяетраспараллелить пооцесс вычисления коэффициентов одномерных полиномов на двух независимых процессорах. Так как время вычисления коэффициентов значительно больше времени их пересылки, то быстродействие предлагаемого устройства выше в два раза, чем у прототипа.Формула изобретения Устройство для вычисления коэффици-. ентов интерполирующего полинома, содержащее четыре счетных узла, элемент И, три блока памяти, блок формирования адреса, блок управления, блок памяти аргументов, блок памяти функций и первый операционный блок, причем вход пуска устройства соединенс первыми входами всех счетных узлов, блока формирования адреса и блока. управления, второй вход которого соединен с выходом элемента. И, пераый, второй и третий входы которого соединены соответственно с первым выходом блока управления, синхооаходом устройства и первым выходом первого счетного узла, второй вход которого соединен с входом количества аргументов устройства, а третий вход - с вторым входом блока формирования адреса и первым выходом второго счетного узла, второй выход которого соединен с третьим входом блока формирования адреса, четвертый и пятый, шестой и седьмой входы которого соединены соответственно с первыми выходами второго и третьего счетных узлов, и выходами первого и второго блоков памяти, адресные входы которых соединены с адресным входом третьего блока памяти и вторым выходом первого счетного узла, первый выход которого соединен с выходом окончания рабат устройства, вторые входы второго, третьего и четвертого счетных узлов соединены соответственно с выходами третьего, первого и второго блоков памяти, третий вход второго счетного узла соединен с вторым выходом третьего счетного узла, первый и второй выходы блока формирования адреса подключены соответственно к адресным входам блоков памяти аргументов и функций, выходы которых подключены соответственно к первому и второму входам первого операционного блока, третий и четвертый входы и первый выход которого подключены соответстаенно к выходу второго блока памяти, к первому выходу четвертого счетного узла и третьему входу блока управления, четвертый вход, второй и третий выходы которого соединены соответственно с вторым выходом четвертого счетного узла и пятым и шестым входами первого операционного блока, седьмой вход которого соединен с синхровходом устройства, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия, оно содержит второй операци- Ф1748158 21 22онный блок, причем третьи и четвертые третий, четвертый, йятйй,шестой иседьмой :входы третьего и четвертото счетйых входы второго операцвйнйого блока соеди- узлов и четвертый и пятый входы второ-нены соответственно с синхровходом устго счетного узла соединены соответст- ройства, выходами. блоков памятйфункций венно с четвертым и пятым выходами 5 и аргументов, выходом второго блока памяблока управления, пятый и шестой вхо- ти; выходом четвертого счетного узла" и ды и пятый и шестой выходы котороготретьимвыходомблокэуправмния; вторые.подкл ючен ы соответственно к: выходы первого ивтброгооперационных; третьему выходу второго счетного узла, : блоков обьединены и подключены к инфорк первому выходу второго операцион мационному входу блока памяти Функций, ного блока, входу задания режима бло- . третййвйходчетвертогосчетногоузлаподка памяти функций и первому входу ключен к пятому входутретьего счетного второго операционного блока, второй, узла.1748158 7 этап инвераоляции ЯОдлцсщь ЮФФлй 6 массив Г у и М м о е м и О йЬцслЬ Рыбою д 7 ламь 814 4 р ф ЯТЯ)ПОЛЯ ЦУОоЮласль Р)ю ФО Ж ИОЫУЗД р у Юа/д Р Фи)6 оркаО ВвдоркаОзтаа интерлоляцииХоГласл БЮ 2 Ь/д.7 Выб. Овыпай онжерполяцоиР ймБмяг л ЬЮ 1 бьбЪ Вы 51 дыб1748158 Составитель ЮУастеловТехред М.Моргентал актор Е.Капча орректор А.Осауленко оизвадственно-издательский комбинат "Патент", г, Ужгород, ул,Гагарина, 10 Заказ 2506 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ ССС 113035, Москва, Ж, Раушская наб 4/530 40 50 Изобретение. относится к автоматике, вычислительной технике и средствам обработки экспериментальной информации и может быть использовано для построения полиномиальных моделей изделий электронной техники по табличным или измеренным данным,Известно устройство. содержащее блок управления, блок памяти, первый, второй, третий и четвертый счетчики. регистры с первого по двенадцатый, первый и второй операционные блоки,Недостатком этого устройства является возможность только квадратичной интерполяции значений функции только двух переменных,Наиболее близким к предлагаемому является устройство, содержащее четыре счетных узла, элемент И. блок управления, три блока памяти, блок памяти аргументов, блок памяти функций и первый операционный блок, причем вход пуска устройства соединен с первыми входами всех счетных узлов, блока формирования адреса и блока управления, второй вход которого соединен с выходом элемента И, первый, второй и третийвходы которого соединены соответственно с первьнл выходом блока управления, синхровходом устройства и первым выходом первого счетного узла, второй вход которого соединен с входом количества аргументов устройства, а третий вход - с вторым входом блока формирования адреса и с первым выходом второго счетного узла, второй выход которого соединен с третьим входом блока формирования адреса, четвертый и пятый, шестой и седьмой входы которого соединены соответственно с первыми выходами третьего и четвертого счетных узлов, и выходами первого и второго блоков памяти, адресные входы которых соединены с адресным входом третьего блока памяти и вторым выходом первого счетного узла, первый выход которого соединен с выходом окончания работы устройства, вторые входы второго. третьего и четвертого счетных узлов соединены соответственно с выходами третьего, первого и второго блоков памяти, третий вход второго счетного узла соединен с вторым выходом третьего счетного узла, первый и второй выходы блока формирования адреса подключены соответственно к адресньм входам блоков памяти аргументов и функций, выходы которых подключены соответственно к первому и второму входам первого операционного блока, третий и четвертый входы и первый выход которого подключены соответственно к выходу второго блока памяти, к первому выходу четвертого счетного узла и к третьему входу блока управления, четвертый вход, второй и третий выходы которого соединены соответственно с вторым выходом четвертого счетного узла и с пятым,шестым входами первого операционного блока, седьмой вход которого соединен с синхровходом устройства, второй выход первого операционного блока соединен с информационным входом блока памяти функций, вход задания режима которого соединен с вторым выходом блока управления, четвертый выход которого соединен с третьим входом третьего счетного узла, четвертый вход которого соединен с четвертым входом второго счетного узла, третьим входом четвертого счетного узла и выходом элемента И.Недостатком известного устройства является невысокая скорость вычислений,Целью изобретения является увеличение быстродействия устройства за счет одновременного вычисления коэффициентов двух одномерных интерполирующих полиномов по значениям двух различных выборок.Указанная цель достигается тем, что в устройство, содержащее четыре счетных узла, элемент И, блок управления, три блока памяти, блок памяти аргументов, блок памяти функций и первый операционный блок,причем вход пуска устройства соединен с первыми входами всех счетных узлов, блока формирования адреса и блока управления,второй вход которого соединен с выходомэлемента И, первый, второй и третий входыкоторого соединены соответственно с пер- .вым выходом блока управления, синхровходом устройства и первым выходом первого счетного узла, второй вход которого соединен с входом количества аргументов устройства, а третий вход - с вторым входом блока формирования адреса и с первым выходом второго счетного узла, второй выход которого соединен с третьим входом блока формирования адреса, четвертый и пятый, шестой и седьмой входы которого соединены соответственно с первыми выходами третьего и четвертого счетных узлов, и выходами первого и второго блоков памяти, адресные входы которых соединены с адресным входом третьего блока памяти и вторым выходом первого счетного узла, первый выход которого соединен с выходом окончания работы устройства, вторые входы второго, третьего и четвертого счетных узлов соединены соответственно с выходами третьего, первого и второо блоков памяти, третий вход второго счетного узла сОединен с вторым выходом третьего счетного узла, первый и второй вы1748158 ском порядке. Вычисление коэффициентов интерполирующего полинома такой функции выполняется по известному алгоритму,Устройство (фиг, 1) содержит первый 1,ходы блока формирования адреса подключены соответственно к адресным входам блоков памяти аргументов и функций, выходы которых подключены соответственно к второй 2, третий 3 и четвертый 4 счетные первому и второму входам первого опера ционного блока, третий и четвертый входы и первый выход которого подключены соответственно к выходу второго блока памяти, к первому выходу четвертого счетного узла и к третьему входу блока управления, чет узлы, элемент И 5, первый 7, второй 8, третий 6 блоки памяти, блок памяти 9 аргументов, блок памяти 10 функций, блок 11 формирования адреса, блок 12 управления, первый 13 и второй 14 операционные блоки,причем вход 15 пуска устройства соединен с первыми входами счетных узлов 1-4, блока 11 формирования адреса и блока 12 управления, второй вход которого соединен с вертый вход, второй и третий выходы которого соединены соответственно с вторым выходом четвертого счетного узла и с пятым, шестым входами первого операционного блока, седьмой вход которото 15 выходом элемента И 5, первый, второй и соединен с синхровходом устройства, введен второй операционный блок, причем третретий входы которого соединены соответственно с первым выходом блока 12 управтийичетвертыйвходытретьегоичетвертого ления, синхровходом 17 устройства и счетных узлов и четверть 1 й. пятый входы: первым выходом"первогд 1 счетного узла; второго счетного узла соединены соответст второй вход которого соединен с входом 16 венно с четвертым и пятым выходами блока управления, пятый и шестой входы и пятый количества аргументов устройства, а третий вход - с вторым входом блока .11 формирои шестой выходы которого подключены сования адреса и с первым выходом второго 2 счетногоузла, второй выход которого соедиответственно к третьему выходу второго нен с третьим входом блока 11 формировасчетного узла, к первому выходу второго 25 операционного блока, к входу задания ре-ния адреса, четвертной и пятый, шестой и жима блока памяти функций и первому вхо-седьмой входы которого соединены соотду второго операционного блока, второй; третий, четвертый, пятый; шестой и седьмой ветственно с первймй выходамитретьего 3 и четвертого 4 счетных узлов и выходами первого 7 и второго 8 блоков памяти, адресвходы второго операционного блока соеди- ЗО нены соответственно с синхровходом уст- ные входы которых соединены с адресным ройства, входами блоков памяти функций и . Входомтретьего блока 9 памяти и вторым аргументов, выходом второго блока памяти, .выходом первого счетного узла 1, первый выходом четвертого счетного узла и третьим выход которого соединен с выходом 18 выходом блока управления, вторые выходы 35 окончания работы устройства. вторые входы первого и второго операционных блоковвторого 2, третьего 3 и четвертого 4 счетных объединены и подключены к информацион-. узлов соединенысоответственно с вьходаному входу блока памяти функцийтретий ми третьего 6, первого 7 и второго 8 блоков выход четвертого счетного узла подключен памяти, третий входвторого 2 счетного узла к пятому входу третьего счетного узла,." 40 соединен с вторым выходом третьего счетПредлагаемое устройство позволяет од- ногоузла 3, первый и второй выходы блока новременно вычислять коэффициенты двух. 11 формирования адреса подключейы соотодномерных интерполирующих полиномов ветственно к адресным входам блоков памяпо значениям двух различных выборок и за ти аргументов 9 и функцйй 10, выходы счет этого увеличить быстродействие уст которых подключены соответственно к перройства...вому и второмувходам первого операционУстройство вычисляет коэффициентыного блока 13, третий и четвертый входы иобобщенного полиномаАпервый выход которогоподключены соот ветственно к выходу второго блока 8 памя 3 и я, зы 50 ти, к первому выходу четвертого счетногоР=( АХ 1 Х 2 Хо ) р(1)узла 4 иктретьемувходублока 12 управле.1=1ния, четвертый вход, второй и третий выходы которого соедийены соответственно сф р . вторым выходом четвертого счетного узла 455 и с пятым, шестым входами первОго операИсходными данными для определенияо ределени цгонного блока 13, седьмои вход которогосоединен с синхровходом 18 устройства,довательность значений аргументов Х 1,Х 2 Х, и функции Р (Х 1, ХъХп), значения,которои упорядочены в лексикографиче- входы второго счетного узла 2 соединенысоответственно с четвертым и пятым выходами блока 12 управления, пятый и шестой входы и пятый и шестой выходы которого подключены соответственно к третьему выходу второго счетного узла 2, к первому выходу второго ойерационного блока 14, к входу задания режима блока 10 памяти функций и первому входу второго операционного блока 14, второй, третий, четвертый,10 пятый, шестой и седьмой входы второго операционного блока 14 соедийены соответственно с синхровходом 18 устройства,входами блоков памяти функций 10 и аргументов 9, выходом второго блока 8 памяти,им выходом блока 12 управления, вторые выходы первого 13 и второго 14 операционных блоков объединены и подключены к информационному входу блока 10 памяти 20 функций, третий выход четвертого счетного узла 4 подключен к пятому входу третьего счетного узла 3, Счетный узел 1 (фиг, 3) содержит последовательно включенные счетчик 19 и элемент ИЛИ 20, причем выход счетчика 19 является первым выходом узла 1, а выход элемента ИЛИ 20 - вторым выходом узла 1,Счетные узлы 2-4 (фиг. 4) содержат элементы ИЛИ 21-24, триггеры 25 и 26, счетчи 30 ки 27 и 28 и коммутатор 29, причем выходы элементов ИЛИ 21 и 22 соединены соответственно с инверсными асйнхронными Явходами триггеров 25 и 26, выходы которых соединены соответственно с первыми входами элементов ИЛИ 23 и 24, вь 1 ходы которых соединены соответственно с первыми входами элементов ИЛИ 21 и 22 и входами разрешения записи счетчиков 27 и 28, информационные вь 1 ходы которых соединены соответственно с первым и вторым входом 40 коммутатора 29, третий и четвертый входы которого соединены соответственно с выходами заема счетчиков 27 и 28 и инверсными К-входами триггеров 25 и 26, инверсные асинхронные Я-входы которых являются первыми входами 35 узлов 2 - 4, вторые входы 32 которых являются информационными входами счетчиков 27 и 28, первыми выходами узлов 2-4 являются соответственно выход 38 счетчика 28 и выходы 39 коммутаторов 29, вторь 1 ми выходами узлов 2-4 являются соответственно выход 39, выходы 37, 38 и выход 40 коммутатора 29, третьими выходами узлов 2 и 4 являются соответственно выход 40 и выходы 37 и 38; третьими входами узлов 2-4 являются соответственно входы 30 и 31 вычитания единицы счетчиков 27 и 28 и входы 36, которые соединены с вторыми инверсными входами элементов ИЛИ 23, вторыми входами элементов ИЛИ выходом четвертого счетного узла 4 и треть 24 и управляющими входами коммутаторов 29,четвертыми входами узлов 2-4 являются входы ЗЗ и 34, которые соединены с вторыми входами элементов ИЛИ 21 и 22 и входами строба триггеров 25 и 26, входы 33 и 34 узла 4 соединены и объединены соответственно с входами 30 и 31, пятыми входами узлов 2 и 3 являются соответственно вход 36 и входы 30 и 31,Коммутатор 29 подключает к первому и второму выходу первый и третий входы при уровне лог, 1 на входе 36, и второй и четвертый - при уровне лог, О,Блок 11 формирования адреса (фиг. 5) состоит из сумматоров 41 - 46, умножителей 47 и.48, регистра 49, причем выход сумматора 42 соединен с информационным входом регистра 49, выход которого соединен с первыми входами сумматоров 42 и 45, вход сброса регистра, 49 является первым входом блока 11, вход записи регистра 49 является вторым входом блока 11, седьмой вхоД которого является первым входом сумматора 41, выход которого соединен с вторым входом сумматора 42 и первым входом умножителя 48, выход которого соединен с первым входом сумматора 44, выход которого соединен с первыми входами сумматора 43 и умножителя 47, выход которого соединен с вторым входом сумматора 43, выход которого соединен с первым входом сумматора 46, выход которого является. вторым вйходом блока 11, третий вход которого является вторым входом умножителя 48, шестой вход блока 11 является вторым входом умножителя 47, пятый вход блока 11 соединен с вторыми входами сумматоров 44 и 45, четвертый вход блока 11 является входом сумматора 46, выход сумматора 45 является йервым выходом блока 11, на второй вход сумматора 41 подается единичное значение.Блок 12 управления (фиг, 6) состоит из логического преобразователя 50, триггеров 51 - 54 и логических ключей 55 и 56, причем первый вход блока 12 соединен с первыми инверсными асинхронными Я-входами триггеров 51-54, выходы которых соединены с одноименными входами логического преобразователя 50, пятый и шестой входы которого являются соответственно четвертым и пятым входами блока 12, третий и шестой входы которого являются соответственно вторыми инверсными асинхронными Я-входами триггеров 53 и 54, К-входы которых соединены соответственно с первым и вторым выходами преобразователя 50, третий и четвертый выходы которого соединены с 3- и К-входами триггера 52, одноименные входы триггера 51 соединены с пя гым и ше1748158 10 стым выходами преобразователя 50, седьмой выход которого является первым выхо- дом блока 12, второй вход которого является входом строба триггеров 51-54 и соединен с первым входом логического ключа 56, вы ход которого является пятым выходом блока 12 и соединен с первым входом логического ключа 55, выход которого является третьим-1+П (К+))+ 0 при) =1, и - 1; при) = и выходом блока 12, четвертым выходом кото рого является выход триггера 52, которы соединен с вторым входом ключа 56, выхо триггера 51 соединен с вторым входом клю ча 55, выходы триггеров 53 и 54 являютс соответственно вторым и шестым выходам блока 12,Логический преобразователь 50 выра батывает по каждому из своих выходов следующие логические функции: Каждое из чисел К, В, О хранится пой 10 адресу и - )+1. В блоке 9, начиная садресад . 0; хранится массив значений аргументов,упорядоченный в виде Х 11, Х 12, Х 13, Х 14,я .Х 21, Х 22, Х 31, Х 32, Х 41, Х 42; Х 43.и . Счетный узел 1 обнулен. Прй этом его15 первый выход прийимает значение лог, 0 иблокирует прохождение синхроимпульсовчерез элемент И 5, в результате этого устройство находится в состоянии останова ивозможна предварительная запись значе 20 ний в блоки 6-10 йамяти,По ситналу пуска 15, который совпадаетс нйэким уровнем сийхроимпульса на синхровходе 17, в счетный узел 1 с входа количества аргументов. устройства 1625 записывается число этапов вычислений,равное 4; триггеры 25 и 26(фиг. 4) счетных узлов2 - 4 сбрасываются, блок 11 формированияадреса и блок 12 управления устанавливаются в исходное состоянйе. При этом триг 30 геры 51 - 54 блока 12 устанавливаются всостояние лог,1, Первый выход блока 12 также устанавливается всостояние лог, 1. разрешая прохождение синхроимпульсовчерез элемент И 5.. 35 Уровень лог, 1, на четвертом выходеблока 12 подключает к выходам 39 и 40 узлов 2 - 4 счетчики 27 и разрешает для нихзапись данных, Поэтому по сигналу пускаустройства 15 в счетчики 27 узлов 2-4 с40 выхода блоков 6-8 записываются значения01, В 1. К 1, равные 11, О, 3 соответственно.Блок 11 формирования адреса вычисляет функции адреса Ау и Ах значений функциии аргумента в блоках 10 и 9 в зависимости45 от состояния выходов счетных узлов 2-4 иблоков 7 и 8 памяти,Функции адреса Ау и Ах ймеют следующий вид:. где Т 51, Т 52, Т 53, Т 54 - состояние прямых выходов триггеров 51-54 соответствейно;КВ (конец выборки) - состояние четвертого входа блока 12;КЭ (конец этапа) - состояние пятого входа блока 12.Работу устройства рассмотрим на примере вычисления коэффициентов ийтерполирующего полинома функции 1(Х 1, Х 2, ХЗ, Х 4), причем Х 1 = (Х 11, Х 12, Х 13, Х 14);)2= Х 21, Х 22; ХЗ = Х 31, ХЗ 2); Х 4 -1 Х 41, Х 42, Х 43), Значения функции Ф упорядочены в лексикографическом порядке в блоке 10 памяти. Схема выполнения, этапов вычисления коэффициентов интерполирующего полино. ма приведена на фиг. 7.Перед началом работы в блоке 8 хранятся числа К, где К Д = 1,4) - уменьшенное на 1 количество значенийаргумента функции т К = 3, К 2 = 1, Кз = 1, К 4 = 2. В блоке 7 хранятся числа В, равные О, 3, 7, 15, где В.о = 1,4)- уменьшенное на 1 количество выборок на. этапе вычисления коэффициентов имтерполирующего полинома. В общем случае, когда функция Р зависит от п аргументов,используется выражение 50 0 при) 1;(Т 53+Т 52+Т 51)(Т 54+Т 51+Т 52),число областей на )-м этапе вычислений. Вобщем случае используется выражение Ау ц(В+)(К+)+Ь+ЦВ+)=где- . номер этапа ) 1,4;с - текущая область интерполяции (второй выход узла 2)81 - уменьшенное на 1 число выборок в области на)-м этапе вычислений (выход блока 7),К) - уменьшенное на 1 число значений аргумента на )-м этапе вычислений (выход блока 8); К - 1 =-1;Ь - номер элемента в выборке (первый выход узла 4) Ь =О, К 1,Ь - текущая выборка (первый выход уз- лэ 3) Ь=0, 81.Уровень лог, 1 на выходе триггера 52 блока 12 разрешает прохождение синхроимпульсов на первый разряд выхода ключа 56. Инвертированные синхроимпульсы с первого разряда вь хода ключа 56 блока 12 поступают на синхровходы триггеров 25 узлов 2 - 4, На тактах 1 - 4 устройство записывает данные в первый операционный блок 13, При этом блок 11 формирует адреса 47, 46, 45 и 44 для блока 10 и адреса 3, 2, 1, 0 для блока 9. По этим адресам на первых полутактах.тактов 1-4 в блок 13 записываются пары значений функции и аргумента; с(Х 14 Х 22 Х 32 Х 43) Х 14 1(Х 13 Х 22 Х 32 Х 43), Х 13; ЦХ 12, Х 22, Х 32, Х 43), Х 12; 1(Х 11, Х 22, Х 32, Х 43), Х 11.Ключ 55 блока 12 подключает выход ключа 56 к первому 13 (второму 14) операционному блоку при уровне лог, 1, (лог, О.) на выходе триггера 51,На тактах 1 - 4 инвертированные синхроимпульсы поступают на первые разряды выходов ключей 56 и 55 и разрешаютчтение значений из блока 10 и их запись в блок 13,На вторых полутэктэх тактов 1 - 3 по заднему фронту синхроимпульса из счетчика 27.узла 4 вьчитэется 1. По достижениЮэтим счетчиком нулевого значения на первом полутакте четвертого такта его выход заема устанавливается в лог, О, откуда уровень лог.0 поступает на четвертый вход блока 12 и инверсный К-вход триггера 25, Преобразователь 50 блока 12 вырабатывает уровень лог,1 посвоим первому, и шестоМу выходам,На втором полутакте такта 4 по заднему фронту синхроимпульсэ триггер 25 узла 4 и триггеры 51 и 53 блока 12 сбрасываются, При этом через элемент ИЛИ 23 на вход разрешения записи счетчика 27 подается уровень лог, О, разрешая запись значения К 1 в счетчик, выход ключа 56 подключается к блоку 14, э блок 13 запускается для вычисления коэффициентов одномерного интерполирующего полинома,Счетчики 27 узлов 2 - 4 соединены через входы 30 и выходы 37 по каскадной схеме. Поэтому передний фронт инвертированного синхроимпульса, поступающего на втором полутакте такта 4 на вход вычитания1015205 30 812единицы счетчика 27 узла 4, передается на вход вычитания единицы счетчика 27 узла 2, из которого вычитается 1, так кэк счетчик 27 узла 3 равен нулю.По переднему фронту синхроимпульса на пятом такте элемент ИЛИ 21 узла 4 вырабатываетуровень лог, О, который устанавливает триггер 25 и этим запрещает запись данных в счетчик 27.На тактах 5-8 устройство выполняет запись данных во второй операционный блок 14. Блок 11 формирует адреса 43, 42, 41 и 40 для блока 10 и адреса 3, 2, 1, 0 для блока 9,По этим адресам на тактах,5 - 8 в блок 14 записываются пары значений функции и аргумента: Я(Х 14, Х 21, Х 32, Х 43), Х 14; 1(Х 13, Х 21, Х 32, Х 43); Х 13; 1(Х 12, Х 21, Х 32, Х 43),Х 12; 1(Х 11, Х 21, Х 32, Х 43) Х 11. При этом синхроимпульсы поступают нэ первый итретий разряды выходов ключей 56 и 55,разрешая чтение значений из блока 10 и их запись в блок 14, Счетчик 27 узла 4 на тактах5 - 7 работает аналогично тактам 1-3, Напервом полутэкте такта 8 уровень лог, 0 с выхода заема счетчика 27 поступает нэ К- вход триггера 25 узла 4 и четвертый вход блока 12, Проебразовэтель 50 блока 12 выдает лог, 1, по своему второму, четвертому и пятому выходам,На втором полутакте такта 8 по заднему фронту синхроимпульса триггер 25 узла 4 и триггеры 25 и 54 блока 12 сбрасываются, а триггер 51 устанавливается, из счетчика 27узла 2 вычитается единица 35 Уровень лог, 0 с выхода триггера 52 блокирует прохожденйе сигналов разрешения записи через элементы ИЛИ 23 на входы счетчиков 27, разрешает прохождениеаналогичных сигналов с выходов триггеров26 на входы счетчика 28, подключает их выходы к выходам ЗЯ и 40 узлов 2 - 4 и разрешает прохождение синхроимпульсов на второй выход ключа 56 блока 12; который соединен с синхровходами триггеров 26,Тэк как триггеры 26 узлов 2 - 4 сброшенысигналом пуска 15, то на втором полутактетакта 8 в счетчики 26 записываются значения 01,81,К 1 соответственно.Уровнем лог. 0с выхода триггера 54блок 14 запускается для вычисления коэффициентов одномерного интерполирующега полинома. Уровнем лог, 1 с выходатриггера 51 выход ключа 55 подключается кблоку 13После переключения триггеров 51 и 52преобразователь 50 выдает по седьмому выходу уровень лог, О, который поступает напервый вход элемента И 5 и блокирует прохождение через него синхроимпульсов.Операционные блоки 13, 14 выполняют од- Ф20 25 27 на тактах 1-3. На первом полутакте такта 3012 счетчик 28 узла 4 равен нулю и:выдает. триггера 26. Преобразователь 50 выдаетлог, 1 на свой шестой выход. На второмполутакте такта 12 по заднему фронту синх ния и триггер 54 сброшен, то после сбросатриггера 51 преобразователь 50 выдает лог. 400 на первый выход блока 12 и блокирует ход ключа 56 к блоку 14 50 новременное вычисление коэффициентовинтерполирующих полиномов (1) и (2),А 47.1 Х 1 +А 46,1 Х 1 + А 45.1 Х 1+ А 44.1; (1) А 43,1 Х 1 +А 42.1 Х 1 + А 41,1 Х 1+ А 40,1, (2) После окончания вычислений блок 13 вырабатывает синхронизированный с низким уровнем синхроимпульса сигнал окончэния Рэботь, котодь Й постуйэВ 1 нэ трВтий вход блока 12 и устанавливает триггер 53 в состояние лог.1, В результате этого преобразователь 50 выдает на первый выход блока 12 лог, 1 и разрешает прохождение синхроимпульсов через элемент 5.Начинается чтение данных из первого операционного блока 13, В начале первого полутакта такта 9 элементы ИЛИ 22 вырабатывают уровень лог, Окоторым устанавливаются в состояние лог, 1 триггеры 26 узлов 2-4, прекращая этим запись в счетчики 28. На тактах 9-12 синхроимпульсы поступают на вторые выходы ключей 56 и 55 блока 12,разрешая чтение коэффициентов из блока 13 и их запись в блок 10. Значения А 47.1, А 46.1, А 45.1, А 44.1 записываются е блок 1 О.На вторых полутактах тактов 9 - 11 счетчик 28 узла 4 работает аналогично счегчику лог.О на четвертый вход узла 12 и К-вход роимпульса триггер 26 узла 4 и триггер 51блока 12 сбрасываются., Если блок 14 еще не завершил вычислепрохождение синхроимпульсов через:элемент 5 до окончания вычислений блоком 14. Лог. 0 с выхода триггера 51 подключает выСчетчики 28 узлов 2-4 соединены через выходы 38 и входы 31 по каскадной схеме поэтому по переднему фронту инвертированного синхроимпульса, поступающего на вход вычитания единицы счетчика 28 узла 4 на втором полутакте такта 12, вычитание единицы происходит из счетчика 28 узла 2. Одновременно разрешается запись значения Кг в счетчик 28 узла 4, После окончания вычислений блок 14 аналогично блоку 13 вырабатывает сигнал окончания работы, который поступает на шестой вход блока 12 и устанавливает триггер 54,На тактах 13-16 устройство производит чтение данных из второго 14 операционного 10 15 блока. Синхроимпульсы поступают на второй и четвертый выходы ключей 56 и 55. разрешая чтение коэффициентов из блока 14 и их запись в блок 10. В начале первого полутакта 13 устанавливается триггер 26 узла ч, прекращая запись в счетчик 28. На тактах 13-16 значения А 43,1, А 42. 1, А 41,1, А 40.1 записываются в блок 10. На первом полутакте такта 16 счетчик 28 узла 4 равен нулю и выдает лог, 0 на входы преобраэорателя ЬО и триггера 26, В результате этого преобразователь 50 выдает лог; 1 по своему третьему и пятому вйходу. На втором полутакте такта 16 по заднему фронту синхроимпульса триггеры 52 и 51 устанавливаются, иэ счетчика 28 узла 2 вычитается единица.Уровень лог. 1 с выхода триггера 52 блокирует прохождение сигналов разрешения записи через элементы ИЛИ 24 на входы счетчиков 28, разрешает йрохождениеаналогичных сигналов с выходов триггеров 25на входы счетчиков 27, подключает их выходы к выходам 39 и 40 узлов 2-4 и разрешает прохождение синхроимпульсов на первый выход ключа 56, который соединей с синхроеходами триггеров 25. Так как триггер 25 узла 4 был ранее сброшен (на такте 8), то в счетйик 27 разрешается запись значения К 1. Уровень лог. 1: с выхода трйггера 51 подключает выходы ключа 56 к блоку 13, В начале такта 17 триггер 25 сбрасывается, прекращая запись в счетчик 27, Начинается запись данных в первый операционный блок 13.Таким образом, устройство выполняет на тактах 1-4, 17-20, 33-36, 49-52, 65-68, 81-84 запись данных в блок 13; на тактах 5-8, 21-24, 37-40, 53-56, 69-72, 85-88 запись данных в блок 14; на тактах 9-12, 25-28, 41-44, 57-60, 73-76, 89-92 - чтение данных из блока 13; на тактах 13 - 16, 28-32, 45-48, 61-64, 77-80, 93 - 96 - чтение данных из блока 14..: На первом полутакте такта 96 четвертый выход блока 12 установлен в состояние лог, 1, к выходамузлов 2-4 подключены счетчики 28, равные нулю, На втором полутакте такта 96 передний фронт инвертированного синхроимпульса, поступающий на вход вычйтанйя единицы счетчика 28 узла 4, транслйруется счетчиками 28 узлов 3 и 2 на первый выход узла 2 и вычитание единицы происходит иэ счетного узла 1, Содержимое узла 1 становится равным 2 и начинается второй этап интерполяции.В счетчики 27 узлов 2-4 с выходов блоков 6-8 памяти записываются числа 02, Вй, К 2,равные 5, 3, 1 соответственно. На первых полутактах тактов 97-100 блок 11 формирует адреса 47, 43, 39,35 для блока 10 и 5, 4, 5, 4 для блока 9, В операционный блок 131748158 15 записываются коэффициенты А 47,1, А 43.1, а воперационный блок 14 в . А 39,1, А 35,1. Операционные блоки 13 и 14 выполняют одновременное вычисление коэффициентов интерполирующих полиномов 16РКлюч 56 представляет собой два элемента И-НЕ, первые входы которых соединены с прямым и инверсным выходами триггера 52, а вторые входы - с выходом 5 элемента 5. Ключ 55 представляет собой четыре элемента И, первые входы перА 47.2 Х 2 + А 43.2 Х 1;АЗ 9.2 Х 2 + А 35;2,(3) (4) которые на тактах 101 - 104 записываются в блок 10.Аналогично выполняются и другие циклы второго этапа, пока не будут обработаны выборки иэ всех областей, а затем циклы третьего и четвертого этапов, Считывая последнюю выборку четвертого этапа, на тактах 382, 383, 384 блок 11 формирует адреса 32, 16, О, в блок 10 записываются вычисленные коэффициенты АЗ 2,4, А 16,4, А 0,4, На первом полутакте такта 384 в счетчиках 28 узлов 2 - 4 находятся О, передний фронт импульса с второго выхода ключа 56 транслируется счетчиками 28 узлов 2 - 4 и вычитание единицы происходит из счетного узла 1, Со держимое счетчика 1 становится равным О.Первый выход узла 1 и подключенный к нему выход окончания работы устройства 18 становится равным лог, О, При этом через.элемент 5 блокируется прохождение синхроимпул ьсов, устройство переходит в состо:яние останова и возможно считывание коэффициентов полинома из блока 10 памяти;В качестве счетчйков 19, 27 и 28 можно. . использовать микросхемы К 555 ИЕ 7, в качестве триггеров 25 и 26 - микросхемы , К 155 ТВ 15, в качестве коммутаторов 29 - микросхемы К 555 КП 11, В качестве блоков 6-9 памяти можно использовать микросхемы К 155 РУ 2, в качестве блока 10. - микросхемы К 537 РУ 10, На третий вход блока 11 .подается 9 ь на шестой вход - В 1, на пятый вход - Ь,. на четвертый вход - Ь 1, на Седьмой вход - К. Регистр 49 обнуляется сигналом пуска 15 и в конце каждого этапа добавляет к накопленной сумме значение К+1 по сигналу с второго входа блока 11, который является входом записи регистра 51.В качестве сумматоров 41-46 можно использовать микросхемы К 155 ИМЗ. Умножители 47 и 48 можно построить на микросхемах К 155 ИУЗ и К 555 ЛИ 1.Преобразователь 50 блока 12 можно выполнить на ПЗУ типа К 155 РЕЗ и элементах логики, В качестве триггеров 51 и 52 можно использовать микросхемы К 531 ТВ 9, Триггеры 53 и 54 отличаются от стандартных К 531 ТВ 9 тем, что имеют на инверсном асинхронном Я-входе двухвходовой элемент И, вого и третьего элементов И соединены Спервым выходом ключа 56, а второго и четвертого элементов И - с вторым выходам ключа 56, вторые входы первого и второго элементов И соединены с прямым выходом триггера 51, а третьего и четвертого - с инверсным выходом триггера 51.Операционные блои 13 и 14 (фиг, 8) состоят из вычислителя 57, блоков 58 - 60 10 15 памяти, регистра 61, элемента ИЛИ 62, дешифраторов 63-67, коммутаторов 68 - 70, Операционные блоки 13 и 14 выполняют полиномиальную интерполяцию с цельюполучения коэффициентов одномерногополинома, соответствующих выборке.Вычислитель 57 можно реализовать на 20 микросхемах К 1810 ВМ 86 - процессор; КР 580 И Р 82, КР 580 ВА 86 - формирователимагистрали.Выходы вычислителя 57 подразделяются на адресные, информационные, управлялов коммутаторов 68, Первый вход блока 13 и четвертый вход блока 14 являются первыми входами информационных сигналов коммутаторов 69. Третий вход блока 13 и пятый вход блока 14 являются информационными входами регистров 61, Четвертый вход блока 13 и шестой вход блока 14 соединены с первыми входами адресных сигналов коммутаторов 68 и 69. Шестой вход блока 13 и седьмой вход блока 14 - двухразрядные и 50 соединены с первыми входами управляющих сигналов коммутаторов 68, причем вторые разряды этих входов соединены с входами управления коммутаторов 70, Шестой вход блока 13 соединен с первым и вторым выходами ключа 55 блока 12, а седьмой вход блока 14 - с третьим и четвертым выхо 55 1дами ключа 55. Пятый вход блока 13 и первый вход блока 14 являются парафазными и соединены соответственно с прямыми и инющие, Информационные выходы вычислителя двунаправленные. Адресный 30 выход является выходом формирователя магистрали адреса (микросхемы КР 580 ИР 82), информационный - выходом формирователя магистрали данных (микросхемы КР 580 ВА 86), управляющий (сигналы ВО, 35 ЮР) являются соответствующими выходамипроцессора, Седьмой вход блока 13 и второй вход блока 14 соединены с входами синхронизации С С процессоров. Второй вход блока 13 и третий вход блока 14 являются 40 первыми входами информационных сигнаверсными выходами триггеров 53 и 54 блока магистрали находятся в третьем состоянии.12. С прямым выходом триггера 53 соедине- Сигнал лог. 1, поступает на управляющиены входы сброса СЩ процессора блока 13. входы коммутатора 68 и 69, которье подвходы разрешения вывода (ОЕ) формирова- ключают адресные входы и входы управле-телей магистрали, Прямой и инверсный вы ния блоков 58 и 59 памяти через первйеходы триггера 53.соединены с входами входы коммутаторов 68 и 69 к первому выуправления коммутаторов 68 и 69, Аналогич- ходу узла 4 и третьему выходу блока 12 соно соединены узлы блока 14 с выходами ответственно, аинформационные входытриггера 54, Выходы элемента ИЛИ 62 и блоков 58 и 59 - к выходам блоков 10 и 9коммутатора 70 являются соответственно 10 памяти соответственно, По адресам, поступервыми и вторыми выходами блоков 13 и пающим с выхода узла 4, импульсами лог. О14, с третьего вйхода блока 12 в блокй 58 и 59Коммутаторы 68 и 69 подключают к бло- записываются значения функции и аргуменкам 58 и 59 памяти адресные, информаци- та. После того, как записаны все значения,онные и управляющие сигналы, 15 триггер 53 или 54 сбрасывается, при этомпоступающие как со стороны вйутреннего входы блоков 58 и 59 через вторые входывычислителя 57 операционного блока, так и коммутаторов 68 и 69 подключаются к магивнешнего по отношению к операционному стрэли процессора, Процессор начинает выблоку устройства, В связи с этим первые полнять записанную в.блоке 60 памятивходы коммутаторов 68 и 69 могут быть раз программу, Вначале считывается уменьделены на первые входы адресных, инфор- шенное на единицу число значений аргумационных и управляющих сигйалов, мента из регистра 61. При чтенииАналогичное деление можно провести для процессором регистра 61 дешифратор 66вторых входов и выходов коммутаторов 68 иформирует сигнал разрешения ввода/выво 69. Одноименныевыходы коммутируются с 25 дэ, который поступает на вход разрешенияпервыми входами при лог,О на инверсйом вывода регистра 61(вывод ОЕ микросхемывь 1 ходе триггера 53(54); э с вторыми входа- КР 580 ИР 82, вывод строба ЯТВ микросхемыми - при лог. О. на прямом выходе триггера подключенклог. 1). В результате на выход53(54). регистра 61 передается состояние его инАдресный выход вычислителя 57 соеди формационного входа, который соедийен снен с вторыми входами адресныхсигналов выходом блока 8 памяти, в которомзаписэкоммутаторов 68 и 69. адресными входами ноуменьшенное на 1 количествозначенийдешифрэторов 63-67. Информационный . аргументафункцииГ.Содержимоерегистравыход вычислителя 57 соединен с вторыми 61 позволяет отделить значащие ячейкивходами информационных сигналов комму блоков 58 и 59 от других, в которые данныетаторов 68 и 69, выходами блоков 58-60 не записывались. Затем производится полпамяти, регистра 61, Управляющий выход иномиальная интерполяция методом Лагвычислителя 57 соединен с вторыми входа-ранжа по приведенному алгоритму,ми управляющих сигналов коммутаторов 68 АлгоритмАОЯи 69, входами управления блока 60 памяти, 401. Начало алгоритма,дешифратора 67, элемента ИЛИ 62.: - - . 2. Начало цикла по (1 = 1,йв).Дешифраторы 63 - 67 служат для форми-3. Присваивание 5: - О.рования сигнала разрешения ввода/вывода 4, Присваивайие А; = 1.в блоки 58-62, если их собственный адрес 5. Начало цикла по) 0 = 1,йв).совпадает с адресом, передаваемым вычис 6. Если 3), то АА(ХгХ).лителем 57 на свой адресный выход. Собст-: 7, Конеццикла по).еенный адрес устройства формируется за 8. Вычисление У 1: " %/А.счетподключениясигналаразрешения вво-9, Конец цикла по 1.да/вывода на один из выходов дешифрато. Начало цикла по ф - 1,йв).рэ. Дешифратор 67 помимо адресного входа .50 11. Начало цикла по Я - 2.йв).имеет управляющий вход, который раэре. Присваивание Чу: - О,шает работу дешифратора, если есть управ. Конец цикла по 3.ляющий сигнал "Чтение", Это позволяет 14.ПрисваиваниеЧ 1:-1.сделать регистр 61 доступным для процес, Присваивание Ю 1: = Осора только по чтению. 55 16, Присваивание В:. 1.Операционный блок работает следую, Начало цикла по Я = 1 Яв)щим образом, В.начальном состоянии на 18, Если 1 ), то. -)+1.вход СЫ процессора и Формирователя ма, Начало цикла по к(к = 1,В),гистрали операционного блока подается 20. Вычисление Щс+1: " Чк+1-ЧкХ.сигнал лог. 1, за счет этого формирователи 21, Конец цикла по 3 с.