Буферное запоминающее устройство (его варианты)

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК А 1 С 19/О 1) 4 ПИСАНИЕ ИЗОБРЕТЕНИ ЙЯ сщ АВТОРСКО ВИДЕТЕПЬСТ ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(56) Авторское свидетельство СССР В 1053163, кл, б 11 С 19/00, 1982. (54) БУФЕРНОЕ ЗА 110 ИИНА 10 ЩЕЕ УСТРОЙСТВО (ЕГО ВАРИАНТЫ).(57) Изобретение относится к запоми нающим устройствам и может быть использовано в устройствах сопряжения вычислительных машин, в адаптив ных системах измерений и вычислительных системах для сопряжения их с каналами передачи информации, Целью изобретения является повыше ние надежности устройства. Изобретение является усовершенствованием основного изобретения по авт.св.1053163. Устройство по первому вари анту содержит коммутаторы, накопитель, блок управления, блок контроля, буферный регистр, блоки элементов ИЛИ, ключевые элементы, нуль- орган, узел управления, узлы строчного контроля, узел контроля четности, узел сравнения, Формирователь сигнала ошибки, триггеры, элементыИЛИ, элементы И, элементы запрета,распределитель, группу анализаторовактивности, По второму вариантуустройство содержит формировательтестовых сообщений, элемент задержки. Устройство по первому вариантуобладает простотой решения поставленной задачи и небольшой задержкойв передаче информации, необходимойдля проверки и корректировки каналовпередачи данных. Б то же время он имеетнедостаток, которы заключается втом, что при передаче большого объема информации в устройстве неисключен единичный сбой, которыйприведет к корректировке каналовпередачи данных, что может привестик преждевременному использованиюрезервных каналов и остановке передачи данных. Для устранения этогонедостатка предлагается второйвариант освобождения накопителя отинформации, по которому через негопропускается группа тестовых сообщений. По результатам анализа принимается решение на корректировкуканалов передачи данных. 2 с, из и. Ф лы, 4 ил,17 суммирует их. .СЛИ Нд ВХОД 2 В пСту(тат-Т СЗ":; -то он через клнзче 3014 злемерегистр 5, блок элементовподастся цд вхо;1 2 В наноиВ Отд Ет Нд Этот г Ьттд:т 1 д г(СИГЕдЛЫ (Е ПО;Ес 10 Т Еа ВЫХОДля 2 текущие гообщенкяс коЧЕРЕЗ т(ОММутат Ор- 2, ,р(ЗГблок элементов ИЛИ 5)-1 посНс ВЬХОД 2(3 Уст,)ОЙСНД,КРОМЕ Т 01 О, СООт;ттЭт.,3 с22 коммтдтора 1 - 2 "(1(прещепЫе Входы узло)3 9 т;же НД ЕЗХОттЫ НтсЛЬ ОРГДНД дих Бычитет кз кмсюцсйс 1 гузла 1 1, кодОрьЙ 1:ро:Зе)5"четность,нтИИ В сэ (0 1 торысистр упднтт тт с," г); ,, тс. лн . Прк обпсР.т-,-ЕНЕи ощкб( н с ног гнца выход 39 узда 11 10 гтупдс)над ошибки, который пол Зст;я3 и 9, Узел 3 Формирус) байсОстОЯниЯ с ноизца ком РцНб.",31ги, д узел 9 Формирует .Иенднвь(ходах 35 и ЭГ. Скгд)1 :Зьх,Д .35 по(тупдет па вход уэлд 1ПРЕщаЕТ Ко:ТРОЛЬ ЧЕТНОСТИ, д 1 З,)ца БхГ)д к.1 нтчевогО эд(ментакоторый гной вьгход 2 В оедкняенВьходом В. 1 о)тому 13 а ньгход 29 ходе Формируется (.игнд; Хоти Рьпчерез элемент ИЛИ 5-2 поступает3его выход ЗЯ и снимает все уп)анля в .КИЦКЕ СИГНаЛЫ ацаЛОГИЧНО ОПЕССЗННО."тУ .Во втором элемент 17-3 запре:цдетсссиГналом на РГО иИЗерсн)к Бхо)1 гтогда нд дьтхотсе элемента ИЛИ 5"-:сиГнал не (РорИруется 1:. Уст)окстдспрекращает прием и пере,.т;дчу 53(1 Ор -мадии ДО устранения О;циб.(1 ноэнт;, -Ецей в устройствеБуФерное зспими;днлцсе ттсттйст 0по второму варианту рдботде с -;,"щим образом фиг, )т;,1.сли первый рсгис гр накопителя2 свободен то цд выхоле 28 ндкопителя 2 имеется сигнал,. Которь:йчерез клоче 3 ой элемент 7 - 2 по "тна выход 29, В ответ на этот си;.:.;.;:на вход 21 подаются очерепные дилл.: .ния текущего магсивд данных, Зтксообщения через блок элеме.:тсд б и коммутатор 1 - 1 НГ)сгундят в ндк"тель 2, в котором п.)двигдс)тся .дктовьМи импу.1 ь(сами 1 И к Гэги Вы)(0 т "сКроме того, сообщения с дьд(ододблоков элемстод ИЛИ Ьпоступатп 1.Нс. ВХОД НУДЬ СРГсН Д -, 3(от Э РЫЙ,)ийст 13 г;11 н 3,н не 1 ( Унтк 1с 1Вс: .Оден)с Я сйибщени 51 нс 3Пси2 , Т. Е 31 )К)дцастЯ ПРИЕМ: Гссд:1 т: Зьхтэтд Зст погтупдет на1. Нтт Но ст э 1 ЕЯЕНГсз 7КОТО )31; ЗОЙ т Ол 2 ) Отк:пдчаст От вы,.):.д 2 В и с:Ое;1111 яет с выходом 27.1 01 тГэтс )(3("РсэсЭЕТСЯ ПРтедаЧа СО ,",с.:ки иэ реги)тра Р и снимаетсят;Л С Е: О Выхида 28 Что ЗаПРЕЩа преддт-.у ; Собщений кэ накОпителЯ " пнал с входа 26 г этом случае 30; т)тгдет д вход 27 узла 13, кото- )1. 3 0313 Е 1 Нд БЬХОп 25 байт ОСТОЯ15: ., Котор сй через блок элементов- ног 1" пает Вд выход 2 Г, а .3)пзн;н бдйтд гостояния, кроме того, . Ступдет нд вх);1 25 уз)та 9 кото;:.,и( 3 ри этом счикает (Игнал с выхода,1.Оэто г к пГР с 1 вой элемент 7-1:.,Няет ев;тй вход 26 с выходом 28рсднк Сообщения иэ накопителят.,ОтТУД)т )са ЕЗЫХОДЧ,11 Сс 1331)сттст:И .ОСЛЕДН=10 СообщЕи:. тэ:Енот.:теля 2 нуль - органтрмкру скгал нд :выходе с(2,т -С 1 "- КОтОРЫй ПРИр ар с(Зе . Вхи 10 тт (ттормкрует1;:.);. 1:. .3 гОх 13 к -3(з поступаФо р;ковд те нь Г 9 . (1)Ормирова-:9 в 1 в(:т;тоддет на выход,у.- Ь ООГап Вт, КОТ ОРЬй СНИМаЕт СИГ 3: г Входа ,2 уэлд 9, прк это 3 Формиругя стНал нд ,ыходс ЗО, с которого," Рсгдат: х,100(ЕЕ ПСОВЕат 31-т НОСЛЕЦНЕГО СИГНапа .Хо,,1,.151 С:ИТЫВДНИЯ ПОСЛЕДНЕ;,: ., доги СОбщенкя из Формирова -;я 9 Г; сЕетСЯ Сн Над С ВХОда Г 33 , ", п(род(.геля ч 9 к е; и вьход 37 заг"т ч Г о" 1 смени) -агтрещаетсят ) т) и ",. птмк)ус."51 к. 1: с нс;э;д ч 5 узла 9, с ко.одого поступанхоп Форкрае;зе)ея 4 с и открыто. Кроме того, от:ы:,1 ",ся ГЗ)с)дт 22 в ,зла 9, а .акже , . м В(с гся сигнал на еых 07 е Зц,1,нт:цкй Клчевой э)Емент 7 - 1)21 Я; 20 6 - 3 смает копителя 2, 38. топ 1 ПИд 28 на4Схема ся сигнал с вхоз также с выхоустройства возвращена впри котором ная информация,опителе 2 и по6 выдается наописанному. ается в нак на входе 2 т а к а Г Гт и ь заттросал выход 24 аналоГ ично 10 30 35 через коммутатор 1-2 поступают на вход регистра 5, но не проходят на его выход 23, так как нет сигнала на его входе 28, а также поступают на вход 22 узла 12 и через вход 22 узла 9 подаются на выход 44, Поэтому тестовые сообщения с выхода 0 формирователя 49 поступают на вход узла 12 синфазно с аналогичными тестовыми сообщениями, поступающими на его. вход 22, где происходит их поразрядное сравнение и накопление результатов сравнения.После выдачи и сравнения последнего тестового сообщения нуль-орган 8 формирует сигнал на выходе 42, с которого он поступает в узел 9, который формирует сигнал на выходе 41, поступающий в узел 12, При этом узел 12 выдает результаты сравнения на выход 31, с которого они поступают в блок 3, узел 9 и формирователь 13. Формирователь 13 формирует байт уточненного состояния с признаком номера неисправного канала (разряда) или с признаком только ошибки четности, если неисправного канала нет. Блок 3 формирует управляющие сигналы на выходе 33, поступающие на выход устройства и в коммутаторы 1-1 и 1-2, которые исключают неисправный канал и заменяют его резервным.Сигналы с выхода 33 блока 3 поступают также на вход узла 9, который формирует сигнал на выходе 38, с которого он поступает на вход регистра 5 и обнуляет его, а также на вход формирователя 13, который выдает на выход 25 байт уточненного состояния, поступающий через блок элементов ИЛИ Ь- на выход 24, а его признак поступает и на вход 25 узла 9, который снимает сигнал с выхода 34. При этом ключевой элемент 7-1 соединяет свой вход 26 с выходом 28. Кроме того, узел 9 снимает сигналы с выхода 35, при этом разрешается работа узла 11 контроля четности, а также ключевой элемент 7-2 соединяет свой выход 28 с выходом 29, что разрепает подачу сообщений прерванного массива на вход 21; с выхода 45, при этом формирователь 49 запрещает выход 40; с выхода 30, при этом запрещается работа блока 3 и узла 12, а также через блок элеменисходное положение, входе 21 принимаетс Формула изобретения 1. Буферное запоминающее устройство по авт.св. 1053163, о т л и ч а в щ е е с я тем, что, с целью повышения надежности устройства, в него введены буферный регистр, блок элементов ИЛИ и два ключевых элемента, причем выход второгокоьмутатора подключен к первомувходу буферного регистра, первыйвыход которого соединен с первымвходом блока элементов ИЛИ, выходкоторого является информационнымвыходом устройства , второй входблока элементов ИГ 1 И соединен свторым выходом блока контроля, первый выход первого ключевого элементаявляется управляющим входом устройсГва, первый выход соединен с третьГГм входом блока контроля, а второйвыход соединен с вторым входом буферного регистра, второй выход которого подключен к управляющему входунакопителя, управляющий вход которого подключен к первому входу второго ключевого элемента, выход которого является управляющим выходомустройства, третий вход буферногорегистра является синхронизирующимвходом устройства, вторые входыпервого и второго ключевых элементов соединены с третьим и четвертымвыходами блока контроля соответственно, четвертый вход которого соединенс выходом блока управления,2. Устройство по п.1, о т л и ч а ю щ е е с я тем, что блок контроля содержит нуль-орган, узел управления, узел контроля четности, первый и второй узлы строчного контроля, узел сравнения и формирователь сигнала ошибки, причем первые входы первого узла строчного контроля и нуль-органа являются первым входом блока контроля, второй вход нуль-органа соединен с первым входом второго узла строчного контроляи Вторым входом узла кон 1 роля чРт ности и является нчорым нходэм бп:к контроля, выход узла контроля четности Г.аединен Г вторыми входами узла уп(ранлене(я и фармирсват=ля сигнала ошибки, первый вход которс; о Явллетсл ТРетеуим вхопом блок го,в 1 эаля а выход падключс.н к 1 е рваму входу узла управления и янляэтся л(о: рым выходом блока контроля срнь." вь:хад узла упранления соединен с третьим входом узла сранне)ен(я и является управляющим 13 ыхсдом блока контРОПЯ у нтОРОЙ и пезный 1)хэнь; узла сравнения соединсны с .(эыхадс соответствующих узлов стра;пэгс контроля управления, нходь: (этйр)ьл и четвертый вход узла сраннеяиясоединены с четвертым ныходсмузла управления пятый .Зьход котсрого соединен с четвертым нхэ,.аФормирователя сигнала оши 5 ки, тре( ивход которогс и пятый вход узлауправления соединены с ньходэмузла (равнения и являются пернье(выходом блока контроля, трет Ей лхэ,гузла управления подключен к:зьгход,нуль-органа, а четвертьгя вход исинхро)эход узла упранле.Ия янл)ел)(":-.соответственно четне)7 Гым входими синхрозходом блока канероля,.ВТОРОЕ И ТУРЕТИН ЛЫХОДЬ 1 УЗЛИ УПРсЕЬ(.:Сс 1 ИЯ ЯВЛЯЮТСЯ (.ООТНЕТС В ЕЕ(НО ГЕ)Г 1ЬИ сЕ 133 ЕРЫМ 13 ЫХОЦаМИ бпака КЭНТ)С; - .:т Р (. т ий л ыхй Д У 3 па У и 0 с е 3;. с н ия ". 0 с ДС ПСРЕЫМ ЛХОДаМ Уэга КОЕ;ТРОПЯ ЕР" (.сти.3. Буфе 1)не зс 1 пйми 1(счюьь РР есс. - ,(эой ство пй (нт. Сл, .(с0531 эЗ, о т ла 1 Я Щ (. Е с) Я СЕЕМ ЧТО (. СЛ 1П О 13 1111(. 1 1151с) 7Е)ГН О С( у , Г р 01 С1: Лс Вес 3"у буферньй( росист.),5)ОК;1 ЭгЕМЕНТ 013 И 3 Ц И Дна Кэв,;ЕЛЬЬэп;.Мета, (ричем еьХод Второ-аК уМта Тй ",);1 ГОЕ(ЕИНЕН С ПЕ 73 Ь 1 ( .( у ((б у фсЕ)п(71 01 )стРс 1пснне. . ьХ(эКОТОРО: О СОРЕ(ИЕЕН С (.РЕ)ЬМ ЗХис 1(7 спере 01 ) и:Ока э:Рментан 3 И, 7(ти(:вход катарго соединен с л эрьь13 ЫХОДОМ 6 (: ЕЭ 1 т 1)(Э)151, а 13 Еус Сд 5:5(Т(151 Еп;1)м(11(иа Иьгм БыхОдомустройс Гла, пэный лхоц перлчеого з:1( мета является у)1 р,я(1,.;:ь,ходом второ:о ключеного элемента,срлый лыха, которого является управ 5:В(51 м 1311 ХОДОм Устайстэа, а В(ГОРОЙ1 ГХ;Епод(лочек к пятому вхацу блока О (ОЕРГраля, третий вход буферного реисгра является синхронкзирующимкодом усэрййстна, четверть(Й входбуфе( нсг: регистра соединен с шестьгм(еди:ены с тр; тьим и четьертымьс(э;ами блика КОнтрО:1 Я соатнетственчетв(ертВГ Нхоц которого соединен13,(ходоь 5 лока управления, второй 2 Е Хи,; т Г)ет:усга блока элементОВ ИЛЕсоединен с управляющим входом блока (".(п)О:Я1(=рный Вхац Б тара)0 блока у Р . ент й . ".1 И 51117 я ется инф 01)мае(иое 1 .ыс Входа. :ус Г эойстна, нторой вход :(с,:ЕГЕпен с пятым выходом блока контри)1 я, ныхевторого блока элементовИ Гоед;:Рп с входом первсго коммура иг;)нь) Входом блока контро -3 Г)ОЕСТГЗС ГО .1 о у О Т Л И Ч аь 4 е с я тем, чтО блОк контроля -,. П( Р)(Ит:(Усл) -ОРГан, УЗЕЛ УГ:РавЛЕ- с 51, Э;)":):)НатЕЛЕ тЕСТОНЫХ СаабШЕ - 1 Й 1 узе.( кйпт)Оля четнос Ги узел раянения и формкронатель сигнала гзибки )и;ем первый нхо(; нуль;.:) зна 13,",ЯЕ тся первым входом1(.оха котрйля, второй вход соединен; . Гтьем входом узла управления и3 У й )ЫМИ Б)(ОДс(МИ УЗЛа. КСНТЭОЛЯ ЧЕТ:с(и и уз;Еа сэаннеЕНя и янляется .эьь ходам бОка контроля ) выход з:1, КОИ 11 эО)ЕЯ чРтности соединен с:, ь:ми входами узла управления и(.п013т(1.51 сигнала ошибки, пер Г 1 к( з ка Орала является третьигм;,)"(: н. одом узла управления и явля,-(с лсэрым выходом блока контроля, н арой я(Г)(ад узла управления явля ,. с тра 1 са 1 ныхо ЦОМ блока контралЯ ) с(рлЕ Й ньход улла управления соединентретьим входом узла соаннения и гл;1(ЕТСЯ уп )авс 1 ЯЮШИМ ЗЫХОЕЕОМ бЛОКа2328( роля. контроля, третий выход узла управления соединен с первым входом узлаконтроля четности и является четвертым выходом блока контроля, первый ичетвертый входы узла сравнения соединены соответственно с вторым выходомформирователя тестовых сообщений ичетвертым выходом узла управления,шестой, седьмой и восьмой выходыкоторого соединены с первым, вторыми третьим входами формирователя тестовых сообщений, первый выход которо о является пятым выходом блока контроля, синхровход, четвертый и седьмой входы узла управления являк 1 тся соответственно синхровходом, четвертым и пятым входами блока контроля, пятый выход узла управления соединен, с четвертым входомформирователя сигнала ошибки и является шестым выходом блока конт .5 5аказ 64//5/ Тир;ж 5 йй Подписное иал ППП Патент", г,У 7 город,ул.ПроектчИзобретение относится к запоминающим устройствам и можез быть использовано н устройствах сопряжениявычислительных машин, в адаптивныхсистемах измерений и вычислительныхсистемах для сопряжения их с каналами передачи информации,Целью изобретения являе.ся повышение надежности устройства.На фиг.1-2 представлены функциональные схемы буферного запоминающе.го устройства, первый вариант выпол"нения; на фиг.3-4 - то же, втсройвариант выполнения,Устройство содержит коммутаторы,1 - 1, 1-2, накопитель 2, блок ". управ -ления, блок 4 контроля, буферныйрегистр 5, блоки элементов ИЛИ б,ключевые элементы 7, нуль-орггн 8,узел 9 управления, узлы 10 строчногоконтроля, узел 1 контроля четностиузел 2 сравнения, формирователь 13сигнала ошибки, тригг еры 14, элементы ИЛИ 15, элементы И 1 б, элементы7 запрета, распределитель 18, группа анализаторов 9 активности, входы в выхо 20-48 устройства, формирсдатель 49 тестовых сообщений, эле -мент 50 задержки. Вход 20 буферного запоминакзшего устройства ( -разрядгзьгг. ) соединен с входом гзервого коммутатора- 1 и первым входом блока 4 контроля, вьзход коммутатора всоединен с (5 с) -разрядным входом накоги. еля 2 ИгдфОРМаЦИИ, (3С, -РЭ.ЗРЯДНЫй ВЫХОД 21 которого соедггнен с входом второго коммутатора 1-2, выход 22 которого соединен с вторым входом блока 4 и входом буферного регистра, выход 23 которого через блок эле"- ментов ИЛИ б подключен к г -разрядному выходу 24 устройства, а второй вход 25 группы элементов ИЛИ б соединен с вторым выходом блока 4 контроля, при этом управляющий вхс;1 устройства является входом перззого ключевого элемента 7-1, первый выход 27 которого соединен с третьим вхсдом блока 4, а второй выход 28 через управляющие вход 28 и выход 28 регистра 5 и накопителя 2 сседияен с входом 28 второго ключевого элемегта 7-2, выход которого являет"я управляющим выходом 29 устрой"тна, синхронизирующий вход ТИ которого является синхровходом накспителя 2 информации, регистра 5 и блока управляющий выход 30 и первый выход 3которого с оедгшены соотгзетстненно с. 11 егзьи уп 1 ав 5151 юззсим гзходом блока 3 у 1:зраззленизз второй управляющий вход которого является входом сброса 32 у.тройства а выход 33 блока 3 ягзляется сигнальным выходом устрогзства а также соединен с уззранляюггзми входами коммутаторов ви г 1 1-2 и четвертым входом блока 4,третий 34 и четвертый 35 выходыкоторого соедишзны с управляющимивходами соответственно первого 7-1и второго еключевых элементов.1 еезрвьз гзход 20 блока 4 контроля511331 яется езходом г 1 ернОГО узла строчнси о контроля 10-1 и первым входом1153 ь оэГансз 8 е нтОРОЙ вхОД котоРОГОя 33 ятс 51 вторым входом 22 блока,которьгй является также входом второго узла 10-2 строчного контроляи вторым входом узла 1 контролячетности ззьгход 3 б которого соединенс 1 торьп входом узла 9 управления Зе; ПрОВЕРКОй И ВТОРЫМ ВХОДОМ СОРМИРОВателя 13 сзп нала ошибки, первый входи 13 ыход 25 котОООГО являются соОТНЕТСТВЕ 1 НО тРЕтЬИМ ВХОДОМ И НтОРЫМвыходом блока, 3 выход 25 соединен".акже и с первым входом узла 9,пс рвый вьгход 30 которогс являетсяуправляющим выходом блока и соединентретьим входом узла 12 сравнения,;зе 1 вый 37 и втоОй 38 входь 1 которогос сдинены с выходами уз:зон 10 - 1 и 3.1 О- строчного контроля, управляющиевхсды которых и четвертый входуз.1 а 12 соединены с четвертым выходом 39 узла 9, пятый выход 40 которого соединен с четвертым входом Доузла 13, при этом выход узла 12сравнения является первым выходом31 блока, а также соединен с третьимвходом формирователя 13 сигналаоегзибки и пятым входом узла 9 управ - 31ления, третий вход которого соединенвыходом 41 нуль-органа 8 кромео ое четвертый вход 33 и синхровход 1 И а такхе третий 34 и четвертьй 35 вьгходы блока являются соответгвенно чегвертым входом, синхровходом, вторьзм и третьим выходамиузла 9 управления, а егс третийвыход,35 соединен также с первымзходом узла контроля четности. еБуферный регистр 5 выполнен аналогично регистрам накопителя 2.1 слючевой элемент 7-2 собран на эле менте запрета. Ключевой элемент 7-1содержит элемент запрета с выходом28 и элемент И с выходом 27,. Нуль-орган 8 собран по схеме реверсивного счетчика, На выходе41 имеется сигнал, если в накопителе 2 нет информации.Узлы 10 строчного контроля содер -жат м-разрядные счетчики, числокоторых соответствует числу разрядов сообщения. Переполнение счетчиков не должно нарушить общегосчета,Узел 11 контроля четности можетбыть собран по любой иэвестной схемеи должен формировать сигнал ошибкипри нарушении поперечной (пословной)четности сообщений.Узел 12 сравнения реализует поразрядное ".равнение контрольных чиселкаждой строки, последовательно поступающих на его входы 37 и 38, свыдачей в соответствующую цепь выхо -да 31. При этом номер цепи выхода31 определяется номером цепи навходе 39.Формирователь 13 сигнала ошибкисодержит регистр, аналогичный регистрам накопителя 2, и логическиеэлементы , обеспечивающие запись вего разряды байта состояния с признаком ошибки четности и байта уточненного состояния с признаками номеров каналов, в которых обнаруженастрочная ошибка.Группа анализаторов 19 активности,например дифференцирующая цепь, формирует сигнал на выходе по переднему фронту сигнала, поступающего наего вход.Узел управления проверкой фиг.2,работает следующим образом.Выход первого триггера 14-1 является вторым выходом 34 узла, егопервый вход соединен с выходом первого элемента ИЛИ 5-1, а второйвход 25 является первым входом узла,второй вход 36 которого соединен спервыми входами первого элементаИЛИ 15-1 и второго триггера 14-2,выход которого является третьимвыходом 35 узла, а также соединен спрямым входом первого элемента 17-1запрета и входом первого элементаИ 6-1, второй вход которого является третьим входом 41 узла, а еговыход является первым выходом 30узла и, кроме того, соединен с инверсным входом первого элемента 17-1 запрета, выход которого соединен спервым входом 42 распределителя 18,выход первого элемента И 6-1 соединен также с первыми входами второго6-2 и третьего 6-3 элементов И,при этом второй вход третьего элемента И 16-3 является синхровходомузла, а его выход соединен с вторымвходом 43 распределителя 18, первыйвыход 44 которого соединен с прямымвходом второго элемента 17-2 запретаи вторыми входами первого элемента1 ЛИ 15-1 и второго элементаИ 16-2, выход которого соединен спервым входом второго элемента ИЛИ15-2, а третий вход через третийтриггер 14-3, третий элемент ИЛИ 153 и группу анализаторов 9 активности подключен к четвертому входу 33узла, пятый вход 3 которого черезчетвертый элемент ИЛИ 15-4 подключен к первому входу четвертого триггера 14-4, выход которого соединенс инверсным входом второго элемента 2517-2 запрета выход которого соединен с вторым входом второго элементаИЛИ 15-2, выход которого соединенс вторыми входами второго 14 - 2, третьего 14-3 и четвертого 14-4 триггеров, а также является пятым выходом 40 узла, четвертый выход 39которого является вторым выходомраспределителя 18.При поступлении на вход 36 сигнала ошибка четности) он поступает на 35 вход триггера 14-2, который перебрасывается и на его выходе формируется сигнал, кроме того, сигналс входа 36 через элемент ИЛИ 15-1поступает на вход триггера 14-1, 40 на выходе 34 которого также формируется сигнал. При поступлении навход 25 триггера 14-1 сигнала (признака байта состояния) он возвращается в исходное состояние и сигнал 45 с его вь;хода 34 снимается.Сигнал с выхода триггера 14-2поступает на выход 35 узла (сигналзапрета приема информации в устройство и начала контроля четности) 50 и на прямой вход элемента 17-1 запрета, на выходе 42 которого формируется сигнал, поступающий на первыевходы триггеров 14-5, 14-6, 14-7,которые перебрасываются и на их 55 выходах формируются сигналы. Этисигналы поступают на первые входыэлементов И 16-4, 16-5 и 16-6, частично разрешая их, а также на ин 121807" зс версные входы злемен(тов запрета 17-3, 17-1 и 17-5 которые заире" щаются,1(роме того, сигнал с выхода триг" гера 1-2 поступает на вход элемен". та И 16-1 поэтому при поступлении на вход (1 сигнала ризЯка отсутствия ин(ормя 1 еи в накопителе) ня его выходе формируется сигнал по ступающий ня выход 30 узла (сигнал разрешения сравнения и перерасределения каналов) я также на инверсый вход элемента 17-1, с выхода 2 КОТОРОГО СНИМЯЕТСЯ СИ 1 с 51, И НЯвходы элементов И 16-2 и 6-3, 1 Оэтому тяктоеЗые сиГнялы ТИ поступя"ющие а вход элемента И 16-3 подаются на его выход (3 с которогопоступают ня входы элемента 17-3и элемента И 16-. При этом тактгН 1,и.сигнал поступает через элемент И6 - ч на выход 39-. ,считывание длясра 11 Гя кодов первой строки подачи резул.тятя сравнения в цепьерво о кя 1:а(1;11я также ня входтри ря-ко Гсрый в с зе ря 1 па ет С Я В СХОДНО С ОС 5051 ИЕ и С ИГ НЯЛЕ 10 Вг 1 ХОЛ(1 (1(ИМЯС 151,. 1 Р ТОМ ЗЯпр 11(1 Ся э:.Рент ИЬ - 1 и рязреша"стс 51 элемнт7 - 3 з(1 рета. 1 Оэтомус:едуюий текОвь 1 с 1 енял . И свходя НЗ через элемт 17-. запрег(и элемент 1; .6-5 0 "(ет на вьгхсд39 -ия вход трГряАкоторь;.возвр,(цае-. ся в к хоп Ое сотоннс,После выдач ряс: рсдслителсм 8всех уранг 51 юи 1:х с(110 . неОбходи мы х, Ел 51 1 е а л и з (11 1: ия в н е и и я к 011 т "рол 1 ых кодов "се:1: О кяждОЙстроке кя(яу 1 си 1 ял 0 тупаетНЯ В 1 ХОД -(. КОТО)ОГО ПОДЕ 1 ЕТС.Яна вторн входы 1:ем.Я И 6-1элемента И 16 - 2, а Нкж ; рямовход элемента 17-.2 запретя,Бозможны двя случая. Б 1:ерво.ошибка четности возникает:а прделами устрсйств(1, тогда т строч.нои Ошибки в канале. 110 этому Я вх31 элемента ИЛИ 5-6 сигал непоступает и триггер ч"А остаетсв исходном состоянии, Б этом луча(на выходе элемента 17-2 запретяформируется сигнал, поступаюц(ийвход элемента Ю 1 И 15-2,Бо втором есть строчная ошибкав одном из каналов, и сигнал с вхо:,э31 через элемент ИЛИ 15-ч подаетсяна вход триггера 1, в , .я зьгходе которо; о формируется сигнал, поступяюший я инверсный вход 3:1 ементя 7-2 запрета и запрешаюци его.Б этом с:(учае после переряспреде - пения кана:ов на вход 33 поступает сигнал который через группу анализаторов 19 активности и элементИ.,"."И 15-3 переключает триггер 14-3,(. выхода которого поступает на третий гход элемента И 16-2 на выходекоторого (1 ормируется сигнал, поступающий:1 ерез элемент ИЛИ 15-2 на выход(,0 узла и на вторые входы триггеровц(-2 14-3 и 1-4, которь 1 е возвращаются в иходкое состояние. При этомнимяются сигналы с выходов 35,30 и-0, Си; нял с выхода 34 снимаетсяпосле осту:1.:ения на вход 25 триггера 14-, признака передачи байтаочкеного состояния,Буферное запоминающее устройствоГ .Яркому варианту фиг,1) работаетледующим образом.1 ри али:ии сигнала на выходе29 1 я вход 20 устройства поступают( обе(ения Оти сообцения подаютсячхо 1 узла 10-1 и построчно через-:(1-Ор-а вход накопителякотором тактовыми сигналами 1 Иобщ"нияродниаются к его вьгходу1 о:ле; оступ(пения в первый реитр накопителя 2 очередного сообиен 51 снимается сигнал с его Выходя 5.8 а следовательно, и с выхода 29 устройства. При освобождении перво:о регистра накопителя 2 на вь(ходе .8 формируегся сигнал, который через к:юч(вой элемент 7-2 посту. в ает на зход 29 устройства, Б ответ на 01 от сигнал на вход 20 поступает.рсдое сообцение,При наличии г ига та на вуоде 28 я кспТел 1 2 тактовые сигналы ТИ ;1;тывают сообц(ения с накопителя 2выход 21 с которого сообщения в рез коммутатор 1-2 поступают на .Оц 1. 22 узлов 10-2 строчного контсуммируются ос проч но ты ед 1 ид, и узла1, в котором р: япнзуе;ся проверка на четкость ,Яждо; о сообщения, и при ее нарушен: а выхсде 36 формируется сигнал шибки четкости,(рбме того, сообщения с выхода 22 Есоммутатора 1-2 поступают на вход регистра 5 с выхода 28 котороГс с(вЯется сигнал, поэтому очередные сообщения ожидают в накопителе28 10 му. 50 2 освобождения регистра 5. Если навходе 26 устройства имеется сигнал,то он через ключевой элемент 7-1поступает на вход 28 регистра 5,который при поступлении на его входТИ тактового сигнала выдает сообщение на выход 23, с которого оночерез элементы ИЛИ 6 поступает навыход 24 устройства. При этом регистр 5 освобождается от информации и на его выходе 28 формируетсясигнал готовности принять очередное сообщение.Если на вьгход 36 узла 1 поступает сигнал ошибки четности, та ан 15поступает на вход узла 13 и запоминается в байте состояния, а такжеподается на вход узла 9, на выходах34 и 35 которого формируются сигналы. Сигг:ал с выхода 35 поступает 1 20на входы узла 11, запрещая контрольчетности, и ключевого элемента 7-2,который запрещается и сигналы навыход 29 не подаются, что исключаетподачу очередных сообщений.на вход 2520 устройства.Сигнал с выхода 34 узла 9 поступает на вход ключевого элемента7-1, который отключает вход 26 отвыхода 28 и соединяет его с выходом27. Поэтому сигнал готовности принять очередное сообщение с входа26 подается через ключевой элемент7-1 на вход 27 узла 13, который выдает байт состояния с признаком35ошибки четности на выход 25, с которого ан через элементы ИЛИ 6 поступает на выход 24, а признак сообщения поступает также на вход 25узла 9 который снимает сигнал с выУ40хода 34, и ключевой элемент 7-1возвращается в исходное состояние,при котором его вход 26 соединен свыходом 28. Поэтому сообщения,имеющиеся в накопителе 2, передают 45ся на выход 24 аналогично описанноПосле освобождения накопителя 2 от информации на выходе 41 нуль- органа 2 формируется сигнал, поступающий на вход узла 9, который формирует сигналы на выходах 30 и 39. Сигнал с выхода 30 поступает на входы узла 12 сравнения и блок 3 управления и разрешает их работу, Сигналы с выхода 39 поступают на входы узлов 10-1, 10-2 и 12, При этом синфазна на выходы 37 и 38 8узлов 10-1 и 0-2 последовательно наступают числа, соответствующие количеству единичных бит в соответс гвующей строке, которые сравниваюгся в узле 12. Если коды равны, та сигнал на выходе 31 не формируется. Если числа не равны,то формируется сигнал ошибки, поступающий в одну из цепей выхода 31. При эяа. цепь выхода 31 соответствует тай цепи входа 39, в которой в данное ьремя имеется сигнал.Сигнал строчной ошибки соответствующего канала передачи информации с выхода 31 узла 12 поступает в узлы 9 и 13, а также в блок 3.Если строчной ошибки нет, то узел 13 выдает байт уточненного состояния с признаком исправности всех каналов, а узел 9 заканчивает проверку, снимает управляющие сигналы и разрешает продолжение передачи информации.При наличии строчной ошибки узел 3 запоминает номер канала, в котором возникала ошибка, т,е. формирует байт уточненного состояния, что позволяет определить разряды сообщений части переданного массива ат байта состояния да байта уточненного состояния, в которых возможна ошибка с целью последующей корректировки таких сообщений.В блоке 3 при этом формируется управляющий сигнал на отключение неисправного каннала и подключение резервного, Этот сигнал подается в соответствующую цепь выхода 33 блока 3, с которого сигнал подается на сигнальный выход устройства и на управляющие входы коммутаторов каналов 1 - 1 и 1-2, которые исключают неисправный и подключают резервный каналы. Кроме того, сигнал с выхода 33 блока 3 поступает на вход узла 9,РУзел 9 после проверки всех каналов, т.е. после сравнения всех чи-. сел узлов О, формирует сигналы на выходах 34 и 40 и снимает с выходов 30 и 35, При этом сигнал с выхода 34 поступает на вход ключевого элемента 7-1, а сигнал с выхода 4 - на вход узла 13, который подает на выход 25 байт уточненного состояния, который через элементы 6 ИЛИ поступает на выход 24, а признак байта поступает на вход узла 9, который снимает сигнал с выхода 3 ч.)СИ 1 )г.цстас т 9Поэтому сигналы с входа 27 черезкгт)тчевой элемент 7- Подлютс:я нлвход 28 регистра 5,Снятие сигнала с выхода О запрещает работу узла 12 и блска 3а снятие сигнал,". с Выхода 3" запрецает работу узла 1 Контроля четкости а также снимает запрет сключевого элемента 7-т котсрыйпередает сигналы с входа 28 навыход 29, В ответ нл эти сигналы цлыхсд 20 устростыа поступают Оче"рс,ццтЕ СООбШЕтИЯ,. КОТОРЫЕ ЛНЛЛО: ИЧПОПИСЛтцОМУ ПЕРтЕДЛЮТСЯ На РГО ВЫход 2,Сигнал с Вьг)(огдсз т-О тзкжсг 01 гима Рт 1)едтЛглеРый вариант бу 1)ерного запоминающего устройства обладает простотой решения постав.енной за-. дачи и небольшой задержкой в передаче 15111)ормацит необходмой дпя про -верки и корректировки клцллоы передачи дНньэ(, В то же время он имеет етос"лОс: 1 сс)тот)ЬтИ тс 1 ЬЛК)ЧЛСт г Гст В ТОМт 1 тс тгри пс 1)сдлте болтс:)т О обвейсПнт)01)ЫЛЦтИ Б с СТ)ОЙСТЫР ЦР ИСК.тЮЧЕ:тдиц;ЧНЫЙ Сбой,котогзьц. ПРИВОДИ: К Корт)К Т Н р О Ы К С К Л П Л Лг 0 Б - О Е Д Л Ч Рт В Л 1 т ц Ь Х т"Г 1 с СЛМЪМ К ПРЕжтЕВРЕМЕНЦОЫУ ИСПОЛт." .И)ытЛЦИЮ РЕЗСРВЦЫХ КЛЦЛПОтт И ост;.т.- ПОвкг пе 1 тс,д;чт 1 плтгь.х,ЦС:1 ЬЮ У(Т 1)ЛПЕЦИг тк ЗЛННОГО ЦЕттоС- Л ГКЛ Р;ОЫЫШСЦ 5 К 0 1 г . Э 0:1 Я:1) Е.Л Г ст Е Г С 5с 1 ПТ От)ЫС)божДЕПИЯ ПЛКОП ипформлцн. Через иегс 11)упп;1 тс стоп:х ссоб 1 це.я рЕШЕтЕ РЛ 1(ОррСКТР.)0;11(- Кацалэы ПЕРЕт-тЛЧИ ДЛ.ЦЫХ,.11 р 1 этом во эра Г лет т Пыя заде э( -ки ы передаче кнформа, Особенно втех случаях, когда нлкпите.п 2кает большую емкость) , .которое несбхОДимо Для пРОВРРки "т ксРРектиРО "ки каналов передачи данных, л т:.,кже"тСЛО)(тЯЮТСЯ фУНКт",1 СНалы 1 ГЫЕ С ЗЯЗИ,ВХОД 21 ГУт)еРНОГО зс 1 поминншВ гс . стройстыл (я разрядный ) является ПЕрыЫМ ВХОДОМ ВтОрОГО бЛОКа ЭПЕЬ Ет- тов И 1111 а, второй 37 вход котсгой СОЕДИЕН С ПЯТЫМ ВЫХОДОМ СЛОКЛ Чт тс ОНТт)ОЛЯ, Л ВЬГХОД "- С ВХОДОМ ПРрво" ГО коммутатора 1-1 и первым входом блока с контроля, выход коммутатора 1 - 1 сое,цинеп с (. с) - разряцным вхоскспнте 1 Я 2 иформл 1 пи ( тт т 1;)1) З )5,ЦтЙ ЫЬХОД Ко 1 ОРО 1 С СОРД(НСЗЦ Г150)Рм входом блока 1 и первымходом буферного регистра 5, выход. 3 :(отсроо через первый блок элементов ИЛИ 61 подключен к т -рлз-,ЯДНОмч Быхотгд 24 УстРОйствс т автоьч й вход 25 группы элементов ИЛИ6"соединен с вторым выхсдом блока) 0)1 Чроля, три этом управляющийвход 28 устройства является входомт.ер:-тго ключевт)го элемента 7 - 1,врвыЙ выход 27 которого соединен срег.им вхопом блока 4, а второй.ьгхов 28 через управляющие вход 28 и5)ыхгэд 28 ре истра 5, блок элементовс. И РСИ НаКОПИтЕЛЬ 2 СОЕДИНЕН Счхсдсм 28 второго кцючевого элементапервыи выход которого является )б г)пр тляющи выходом 29 устройства, аыторсй выход соединен с пятым входомспкаг К СнтРОЛЯ т СИЦХРОНИЗИРУЮЩИйх;т "11 устрой: тва является синхрот),.(тдОМ НЛКОПИ ГРЛЯ 2 ИнфОрмации, рЕ.ис ра 5 и )локл й контроля, .управ.5 к.;с 1 ВЫХО 1 ) О И П ЕрЫЬП 1 ВЬХод 3 1(;)ТОГг 01 С СОЕДИНЕНЫ СООтВЕтСТВЕННОгсср Входом блока элементовИ.1:1 ")-3 т первым управляющим входом :, г г;(с,:ом блскс 3 1 гпРавлениЯ т ВтоРой;и)тт.яющий вход которого являетсяыхоцс 32 сброса устройства, а Вы 33 блок 1 3 является сигнальным1 т)о" устройства и соединен с, :1)л,15 ющими входами коммутатора 1-11-2 и четвертым ьходом блока". ссР 3- четвертый 35 и шестой 38Ыьгхо;и КОТОРОГС) СОЕДИНЕНЫ СООтВЕтГ СтгРВН) С УПРЛЫЛЯЮЩИМИ ВХОДаМИ ПЕРыо о 7-1, Второго -2 ключевых элесцс;в и вторым входом буферного:)ЕИгТРт 5,гРРВЬсй ВХОД бЛОКсг - КОНТРОЛЯ ЯВЯЯ.ерыьм Входом нуль-органа 8,го;сй вход которого является вторым . Псм 22 олока, и соединен с шестымузла упраВления проверкой иит входами узла 12 сравненият.а 1, КотрОЛЯ ЧРТНОСТИ, ВЫХОД.Го,)ого соединен с вторыми вхо.: г П УЗПОВ с)ПРсЗВЛЕНИЯ 1 РОВЕРКОйм ттэ)мротвателя 13 сигнала оцибки, " Г ьсй ыхоц 27 и ыьход 25 которого являютя соответственно третьим тхогом л вторым вьходом блока, а 1.1;д 25 соединен также и с первым Входом узла 9, первый выход 3 О которог является управляющим выходом211 10 20 11блока и соединен с третгггм входомузла 2 сравнения, первый 40 и четвертый 41 входы которого соединенысоответственно с вторью выходомформирователя 49 тестовых сообщенийи четвертью выходом узла 9 управления, шестой 43, седьмой 44 и восьмой45 выходы которого являются первым,вторым и третьим входами формирователя 49 тестовых сообщений, первыйвыход которого 37 является пятьювыходом блока 4 контроля. Синхровход, седьмой 36 и четвертый 33входы узла 9 управления являютсясоответственно синхровходом, пятьюи четвертым входами блока 4 контроля, пятый 38 выход узла 9 управления является шестым выходом блока4 контроля и соединен с четвертьювходом формирователя сигнала 13ошибки, выход 31 узла 12 сравненияявляется первым выходом блока 4контроля и соединен с третьим входомформирователя 13 сигнала ошибки ипятью входом узла 9 управляния, третий выход 35 которого являетсячетвертью выходом блока 4 контроля исоединен с первым входом узла 11контроля четности.Буферньгй регистр 5 выполнен аналогично регистрам накопителя 2,Ключевые элементы 7 содержатэлемент запрета с выходом 28 25) иэлемент И с выходом 27 (26),Формирователь 49 тестовых сообщений - управляемое постоянное запоминающее устройство с хранимыми внем тестовыми сообщениями, которыев соответствии с сигналами на входе44 последовательно подаются либо навыход 37,либо на выход 40 соответственно.при подаче сигналов на входы 43или 45.Узел 11 контроля четности можетбыть собран по любой известной схемеи до 1 гжен формировать на выходе 39сигнал ошибки при нарушении пословной четности сообщений.1Узел 12 сравнения реализует поразрядное сравнение контрольных чиселкаждой строки, последовательно поступающих на его входы 40 и 22, свыдачей ошибки в соответствующуюцепь выхода 31 при наличии сигнала всоответствующей цепи на входе 41.Формирователь 13 сигнала ошибкисодержит регистр, аналогичный регистрам накопителя 2, и логическиеэлементы, обеспечивающие запись в 12е о разряды байта состояния с признаком ошибки четности и байта уточненного состояния с признаками номеровкьп алов, в которых обнаружена строчная ошибка.Гругпга анализаторов 19 активностинапрггмер дифференцирующая цепь,формирует сигнал на выходе по переднему фронту сигнала, поступающегона его вход.Распределитель 18 может быть выполнен на основе кольцевого счетчика, выходной сигнал которого последовательно появляется на выходах44, а затем на выходе 48,Элемент 50 задержки может бытьвыгголнен на основе счетчика, вход38 которого является входом обнуления счетчика, время задержки определяется числом тактовых сигналовТИ, поступающих на его вход.Узел 9 управления проверкой работает следующим образом.Выход первого триггера 14-1 является вторым выходом 34 узла, егопервый вход - первым входом 25узла, а второй вход соединен с выходом первого элемента ИЛИ 15-1, первыйвход которого является вторым 39входом узла и соединен с первымвходом второго триггера 14-2, выходкоторого является третьим 35 выходомузла и соединен с вторым входомпервого элемента И 16-1, первый входкоторого является третьим 42 входомузла и соединен с первыми входамивторого элемента 17-2 запрета ивторого элемента И 16-2, а вход которого является четвертым 41 выходомузла и соединен с вторыми входамичетвертого элемента И 16-4 и элемента 50 задержки, выход которогосоединен с вторым входом третьегоэемента 17-3 запрета, выход которого соединен с вторым входом второгоэлемента ИЛИ 15-2, выход которогоявляется пятым 38 выходом узла исоединен с третьим входом элемента50 задержки и вторыми входами пятого и шестого триггеров 14-5 и 14-6,первым входом восьмого триггера14-8 и вторыми входами второго,третьего и четвертого триггеров14-2, 14-3, 14-4, при этом выходпервого элемента И 16-1 соединен спервыми входами первого элемента17-1 запрета и третьего триггера14-3, выход которого соединен свторыми входами первого 17-1 и5 1)ВТИ р)17 - , )ЛЕ 1 СПТОН т И т)г - ЛБЬГ(ХОЦ КОТОРО. О Сос;ПНЕН С П:РВЫМуходом Р 113 Рт)101 О тг)131 ер 14 - .Гу )Выход котс)01 с 51 ля е.го я ГР) вьпгу 30 ВЫХОДОМ УЗ:1 Л И СОСЦУН- Н СО ЗТОГ)ЬГМИ входами второго и третьего элемен-. тов И 6-2 и 16-3 и перно о элемен - тл И 1 И 15 - 1, при этом выход первого элемента 17-1 запрета соединен с первми входами с(-цьмого элеме ТлИ.11 И5 - 7 и с Р ду тО т О 1,) и - Р т) звыход оторого яну 5 ет я пестьг(у 43 выхоцом узла и соединен с вторымВхс(см пестго этемссгга И 1 0 - 0 трети; вход которого является седьмье 36 Бхсдсм уз 1;1, с 1 Выход ссепи в . пен с вторым ходом .Нестогс э;Гемз- та Ю 1 И 15-6, тзыхоц (.7 которого СГ)ЕЦИУРН С Б 0)ЬУЬ Бхо;10 РЛ(-1 РЕЦ(Е -лителя 18, перузый выход которо о51 БЗ 5 ЕТСЯ СЕДЬМЬП "Ч вХОДОМ т 1 ЗГЛ .,л второй (38 - соединен с вторьпвходом седьмого триггера 14-7 ПсЕР 13 ЬП ХОДОМ ТРЕТЬСГО ЭЛРМЕНТЛ И 16-3) ых;1 которого соедине: БТОРЫМИ БХОПЛМИ ЬОСЬМОГО1 ч(-8 и седьмого элемепа 11 Ивыход которогс (Гб соединенвходом распределителя 18 привходами пятого элемента И 11: 1является пестой 22 вход узлавыход пятого э;Смента И.;11 15 СОЕг;ИНЕН С ПЕРЗЬП БХОДОМ ПЯ"ОГО эпемен 1 И 16 - 5, узыхоц ко Орсуо СОЕДНЕН С ЛРРтВЬМ ХОЦОП У:Еетст 0 элемента .3 И 15-6, кг)оуР того, ыход восьмо: о триггер :(т)шляг)ссп нос ьмьп .(5 Бьхотсм уз)с у, соец;.П(зн т, ))т ут)Г)Л ЬВ.; .и сулла нл входе 36.С БТОрьуит ХОДОМ 1 ПТО О 3;Е(сОНГсз.И 16-5, кроме того, входырупуты лнл.113 7 торсез 1. активуОсти я:зл 5 оС) четвертым 33 входом узула л выходо группы анализаторов у лктивн;)суисоединены с входами чстзертого:зло(мента ИЛИ 15-4) ьыхоц котсрстсоединен с первьм входом етг,сруог:ЗЛЕМЕНта И 16-Гт ВЫХОД КотсрОГСсоединен с первьм входом второ сэлемента ИИ 15 - 2, кроме тото (зхсдттретьего элемента ИИ 1.5-3 5 в,уяо) слпятым 31 входом узла, а выход :".)( .:.его элемента И 1 И 5-3 соединен спервым входом пятого триггера" 5выход которого соединен с Гервым входом третьего элемента 17-3)синхровход ТИ узла соединен с перв Бым входом Гпестого элемента К 66 и первьм входом задержки 20. б): Р.13 йу . нгкл;у ( тзьхо (а зу 1 е;тента И 16 -, Кпа Б а ХО Г Т З)И 1 " .Е Ра" (КУПУ. П 1 П 3)51 сСй ВХО БтОРОГО :," л7 -2 зал "зтл , а тлк)ке на15ция сравнения и;д.изд кд;ло 1. Кроме того, сигил с выхода тригр; 14-4 поступает ца вход э:- мента И 16-2 и через элемент ИЛИ 15 - 1 на вход триггера 14-1, цд выход 34 которого подается сигнал для выдачи байта уточненного состояния.После того как распределитель Я выдает все сигналы для считывания тестовых сообщений сигнал подается на его выход 48, с которого поступд ет на вход триггера 14-7, который возвращается н исходное состояние, и сигнал с его выхода 43 снимается, при этом запрещается элемент И 16-6 и тактовые сигналы на вход 47 рдспределителя 8 не подаются.Кроме того, сигнал с ныхода 48 распределителя Я поступает цд вход элемента И 16-3, на выходе которого формируется сигнал, поступающий через элемент ИЛИ 15-7 ца вход 46 распределителя 18, который подготав.- ливается для выдачи очередной серии ца выходСигнал с выхода элемецтд И 16-3 поступает также нд вход триггера 14-8, который перебрасындется и цл его выходе 45 формируется сигнд:, поступающий на выход узла (сгнал разрешения подачи тестовых сообщений для сравнения) и на вход элемецта И 16-5 частично его разрешдя,При поступлении тестовых сообщений на вход 22 элемента ИЛИ 15-5сигнал с его выхода подается ца вход элемента И 16-5, на выходе которого н этом случае формируется сигнал, который через элемент И 11 15-6 поступает нд вход 47 распределителя 18, которьц в этом случае подает сигналы на выход 44. Таким образом, каждое тес.товое сообщение, поступающее на вход 22, формирует н соотнет. стнующей цепи выхода 44 распределителя 18 очередной сигал для считы - вания соответствующих тестовых сообщений иэ формирователя 49 тестовых сообщений (фиг,3).После сравнения последнего тесто -ного сообщения ца вход 42 поступаетсигнал, который подается ца входыэлементов 16-1, 17-2, а такжеэлемента И 16-2, на вьходе которогоформируется силл, поступающийна вход элемента И 16-4, цд выход41 устройства (сигнал считываниярезультдтон срднцения) и цд входЯ, 16ле.ецтд 50 задержки, который здускдется ц цдчицдет отсчитывать вре -. я задержки, которое определяетсяк лом тактовых сигналов ТИ, постудюых цд его вход.Б ответ нд сигнал, поступающийыход 41, на вход 31 подаетсярезу.,тдт сравнения. При этом нозмож, два варианта, При первом,. ход 31 поступает единичныгб т ошибки, тогда через элемент1.:1 1 эна вход триггера 14-5 поступает сигнал, триггер перебра -сындется и сигнал с его выходапоступдет на инверсный вход элемента 17-3, которьп запрещаетсяГрвтором ошибки и канале нет, азцдчп нет сигнала на входе триггера14-5, который остается н исходномсостоянии. Поэтому элемент запрета17-3 остается в разрешенном состоя . .После к о рр е к ии к аналов на вход3 3о ст уг а е т сигнал от; о р рек тиро дцого канала, этот сигндл черезрупцу анализаторов 19 активности иэ.смецт 1 ЛИ 15-4 поступает нд нходтриггера 14-6, который перебрасывается и сигнал с его выхода поступает цд вход элемента И 16-4, на выход. которого при этом формируетсясигнал, поступающий через элемент11 Л 1 15-2 ца выход 38 для выдачибдйгд уточненного состояния и обцулеция буферного регистра. Послеперелдчи байта уточненного состояя д вход 25 поступает сигнал,которым триггер 14-1 возвращаетсян сходное состояние и сигнал сего ыхода 34 снимается.Кроме того, сигнал с выхода элеметд ИЛИ 15 - 2 поступает нд вторыенхо;ы триггеров 14-2, 14-3,14-4,4-5, 14-6, 14-8, которые возвраща ются н исходное состояние и сигналыс цх ыходов снимаются.Сигнал с выхода элемента ИЛИ 5-2поступает также на вход задержки 50,которая сбрасывается и счет временизадержки прекрацается. Если бы на входы 33 не поступилисигналы о произведенной коррекции кдцд.он, то после заданного времени на выход задержки 50 поступает сигал, который подается на вход элемента 17-3 запрета, При этом возможны дна случая. Б первом элемент 17-3 запрета разрешен, и на его ны