Микропроцессор

СОЮЗ СОВЕТСКИХСОЦИАЛИСТ ИЧЕ ОНИ ХРЕСПУБЛИН 41419 А(19) 01) Р 15 0 ЕЛЬСТВ ая икром76,ержа- егистр ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ ПИСАНИЕ ИЗ АВТОРСКОМУ СВИДЕТ(56) 1. Барраклаф В., Цзян АСол . В. Методы тестированияшинных устройств. - ТИИЭР, 1 Ф 6.2. Авторское свидетельство СССР У 717772, кл. С 06 Р 15/00, 1980 (прототип).(54)(57) 1. МИКРОПРОЦЕССОР, сод щий регистр первого операнда, р второго операнда, мультиплексор, группу элементов ИЛИ, коммутатор результата, первый блок памяти, второй блок памяти, селектор операций, демультиплексор, регистр результата, формирователь сигнала конца операции, причем первый и второй информационные входы микропроцессора соединены соответственно с информационными входами регистров первого и второго операндов, входы записи которых соединены с первым управляющим входом микропроцессора, выход регистра второго операнда, выходы элементов ИЛИ группы, выход первого блока памяти подключены соответственно к информационным входам мультиплексо.ра с первого по третий, адресный вход микропроцессора подключен к адресному входу второго блока памяти, выход коммутатора результата подключен к информационному входу демультиплексора, первый и второй выходы которого подключены соответственно к информационному входу регистра результата и к информационному входу первого блока памяти, первый и второй выходы регистра результата подключены соответственно к выходу конца операции и информационному выходу микропроцессора, выход формирователя сигнала конца операции подключен к управляющему входу регистра результата, причем селектор операций содержит регистр команд, дешифратор, четыре элемента ИЛИ, причем вход регистра команд соединен с выходом второго блока памяти, первый выход регистра команд соединен с входом дешифратора, первый выход которого и выход первого элемента ИЛИ селектора опера. ций подключены соответственно к первому и второму управляющим входам коммутатора результата, входы первого элемента ИЛИ селектора опера- О ций подключены соответственно к выходам операций умножения, сдвига на один и на два разряда дешифратора, второй выход регистра команд, выходы элементов ИЛИ селектора операций с второго по четвертый подключены к первым входам формирователя сигнала конца операции, третий и четвертый выходы регистра команд подключены соответственно к управляющим входам мультиплексораи демультиплексора, пятый выход ре-" гистра команд подключен к адресному входу первого блока памяти, выход операции отрицания дешифратора подключен к первым входам элементов ИЛИ группы, вторые входы которых подключены к выходу операции передачи дешифратора, выходы операций сдвига на один разряд и сдвига на два разряда дешифратора подклю 11414191141419 НИ и Составитель М.Силедактор Р.Цицика Техред Л.Микеш ектор О.Билак Подписное нного комитета СССТираж710 ВНИИПИ Государств по делам изобрете 113035, Москва, Ж аказ 49 ий и открытий35, Раушская наб., д. ППП "Патент", г. Ужгород, ул, Проектная, 4 Филчены соответственно к третьим входамК-го и К-го элементов ИЛИ группы, где К - количество элементовИЛИ в группе, входы с первого почетвертый второго и третьего элемен- .тов ИЛИ селектора операций подключены соответственно к выходам операций умножения, деления, сдвига наодин разряд, сдвига на два разряда,сложения, вычитания, отрицания, передачи дешифратора, входы четвертого элемента ИЛИ селектора операций подключены соответственно к выходам операций конъюнкции,дизъюнкциии сложения по модулю два дешифратора,о т л и ч а ю щ и й с я тем, что,с целью повышения быстродействия, онсодержит дешифратор первого операнда,дешифратор второго операнда, третийдешифратор, сдвигатель, блок коммутации, шифратор, вторую группу элементов ИЛИ, группу элементов НЕн четыре группы элементов И, а селектор операций дополнительно содержит пятый и шестой элементы ИЛИ,причем первый и второй входы пятогои шестого элементов ИЛИ селектораопераций подключены соответственнок выходам операций конъюнкции, передачи, отрицания и сложения по модулю два дешифратора, выход регистрапервого операнда подключен к входудешифратора первого операнда, выход мультиплексора подключен к входудешифратора второго операнда,первый и второй выходы шифратора подключены соответственно к первомуи второму информационным входам коммутатора результата, кроме того,первые и вторые входы-го элемента И первой группы подключены,соответственно к-м выходам ре 3гистра первого операнда и мультиплексора (= 1,1 ), где Мразрядность микропроцессора, и соединены соответственно с первым ивторым входами 1 -го элементаИЛИ второй группы, выход которого под-ключен к первому входу-го элемента И второй группы и соединен спервым входом 1 -го элемента И тре 1тьей группы, выход-го элемента И первой группы .подключен к входу-го элемента НЕ группы и соединен с первым входом 1 -го элементаИ четвертой группы, второй вход1 -го элемента И третьей группы соединен с выходом-го элемента НЕ,выходы элементов И групп с второйпо четвертую подключены соответственно к информационным входам коммутатора результата с третьего по пятый,выходы пятого и шестого элементовИЛИ селектора операций и выход операции дизъюнкции.дешифратора подключены соответственно к вторым входамэлементов И четвертой группы,третьймвходам элементов И третьей группы и вторым входам элементов И второйгруппы, выход дешифратора первогооперанда подключен к информационномувходу сдвигателя, управляющий входкоторого подключен к входу переносамикропроцессора, первый и второйвыходы сдвигателя подключены соответственно к первому и второму информационным входам блока коммутации,третий информационный вход которогоподключен к выходу дешифратора второго операнда, первый и второй выходыблока коммутации подключены соответственно к первому входу шифратора ивходу третьего дешифратора, выход которого подключен к второму входу шифратора, информационные входыкоммутатора с первого по четвертыйподключены соответственно к входупереноса микропроцессора, выходурегистра первого операнда, выходудешифратора первого операнда, выходу мультиплексора, информационный выход и выход окончания операции коммутатора подключены соответственнок второму входу формирователя сигнала конца операции и к шестому информационному входу коммутатора результата, выходы операций умножения и,.сложения дешифратора подключенык управляющему входу коммутатора. 2. Микропроцессор по п.1, о тл и ч а ю щ и й с я тем, что .блок коммутации содержит две группы элементов ИЛИ и группу элементов И, причем выходы элементов И группы подключены к первому выходу блока, выхо 1 ды элементов ИЛИ первой группы блока подключены к второму выходу блока, выход 1.-го элемента ИЛИ второй группы блока подключен к первому .входу 1 -го элемента И группы (1=1, 2 -1), второй вход которогой1 соединен с первым входом 1 -го элемента ИЛИ первой группы блока, второй и третий входы-го элемента ИЛИ.первой группы блока соединены соответственно с первым и вторымвходами 1 -го элемента ИЛИ второй группы блока и подключены соответ 1ственно к входам 1 -го разряда первого и второго информационныхЮ 1141419,входов блока, второй вход 1 -го элемента И группы соединен с входом -го разряда третьего информационного входа блока.Изобретение относится к вычислительной технике и цифровой автоматикеи может быть использовано в электрон-ных и вычислительных машинах и вычислительных устройствах цифровойавтоматики для обработки данных.Известен микропроцессор, содержащий регистры первого и второгооперанда, мультиплексор, цемультиплексор, блок памяти микропроцессора, управляющую память, регистр ре-,зультата, который обеспечивает выполнение алгебраического сложенияи логических операций при помощиаппаратурных средств, а умножениеи деление операндов программным имикропрограммным способами 1Недостатками такого процессораявляются низкое быстродействие,большой объем управляющей памяти,сложная схема управления операциями,особенно длинными, типа умножения.Наиболее близким к предлагаемомуустройству по технической сущностиявляется микропроцессор, содержащийрегистр первого операнда, регистрвторого операнда, мультиплексор,демультиплексор, блок памяти микропроцессора, управляющую память, регистр результата, блок формирования псевдооперандов, матрицу узловпоразрядной обработки операндов,матрицу одноразрядных двоичных сумматоров, коммутатор результата, селектор арифметико-логических опе-.раций, формирователь длительностиопераций, который обеспечивает алгебраическое сложение, логическуюобработку операндов, умножение иделение при помощи аппаратурныхсредств 21.Недостатком микропроцессораявляется невысокое быстродействие,обусловленное матричным алгоритмомумножения и его зависимость от раз,рядности операндов,Цель изобретения - повышениебыстродействия микропроцессора.Поставленная цель достигается тем,что в микропроцессор, содержащий ре гистр первого операнда, регистр второго операнда, мультиплексор, группуэлементов ИЛИ, коммутатор результата,первый блок памяти, второй блок памяти, селектор операций, демульти плексор, регистр результата, форми-.рователь сигнала конца операции, причем первый и второй информационныевходы микропроцессора соединенысоответственно с информационными вхо дами регистров первого и второго операндов, входы записи которых соединены .с первым управляющим входоммикропроцессора, выход регистра второго операнда, выходы элементов ИЛИ 20 группы, выход первого блока памятиподключены соответственно к информационным входам мультиплексора.с первого по третий, адресный входмикропроцессора подключен к адрес ному входу второго блока памяти,;чен к информационному входу демультиплексора, первый и второй выходькоторого подключены соответственно З 0 .к информационному входу регистра результата и к информационному входупервого блока памяти, первый и второй выходы регистра результата подключены соответственно к выходу конца операции и к информационному выходу микропроцессора, выход формирователя сигнала конца операции подклю- чен к управляющему входу регистра результата, причем селектор операцийсодержит регистр команд, дешифратор,четыре элемента ИЛИ, причем входрегистра команд соединен с выходомвторого блока памяти, первый инфор- мационный вход регистра командсоединен с входом дешифратора, первый выход которого и выход первого3 114 элемента ИЛИ селектора операций подключены соответственно к первому и второму управляющим входам коммутатора результата, входы первого элемента ИЛИ селектора операций подключенысоответственно к выходам операций умножения, сдвига на один и на два разряда дешифратора, второй выход регистра команд, выходы эле-. ментов ИЛИ селектора операций с второго по четвертый подключены к первым входам формирователя сигнала конца операции, третий и четвертый выходы регистра команд подключены соответственно к управляющим входам мультиплексора и демультиплексора, .пятый выход регистра команд подключен к адресному входу первого блока памяти, выход операции отрицания дешифратора подключен к первым входамо элементов ИЛИ группы, вторые входы которых подключены к выходу операции передачи дешифратора, выходы операций сдвига на один разряд и сдвига на два разряда дешифратора подключены соответственно к третьим входам К-го и К-го элементов ИЛИ группы, где К - количество элементов ИЛИ в группе, входы с первого по четвер. - тый второго и третьего элементов ИЛИ селектора операций подключены соответственно к выходам операций умножения, деления, сдвига на один разряд, сдвига на два разряда, сложения, вычитания, отрицания, передачи дешифратора, входы четвертого элемента ИЛИЗ 5 селектора операций подключены соответственно к выходам операций конъюнкции,дизъюнкции и сложения по модулю два дешифратора, введены дешифратор первого операнда, дешифратор второго операнда, третий дешифратор сдвигатель, блок коммутации, шифратор, вторая группа элементов ИЛИ, группа элементов НЕ и четыре группы элементов И,. а селектор операций дополнительно45 содержит пятый и,шестой элементы ИЛИ, причем первый и второй входы пятого и шестого элементов ИЛИ селектора операций подключены соответственно к .выходам операций конъюнкции, передачи, отрицания и сложения по модулю два дешифратора, выход регистра первого операнда подключен к входу дешифратора первого операнда, выход 55 мультиплексора подключен к входу дешифратора второго операнда, первый и второй выходы шифратора подключе 1419ны соответственно к первому и второму информационным входам крммутатора результата, кроме того, пер 3вые и вторые входы 1 -го элемента И первой группы подключены соответственно к 1 -м выходам регистра первого операнда и мультиплексора (1:1, Х ), где М - разрядность микропроцессора и соединены соответственно с первым и вторым входами 1 -го элемента ИЛИ второй группы, выход которого подключен к первому входу1 1-го элемента И второй группы и соединен с первым входом-го элемента И третьей группы, выход 1 -го элемента И первой группы подключен к входу-го элемента НЕ группы и соединен с первым входом 1 -го элемента И четвертой группы, второй вход 1 -го элемента И третьей группы соединен с выходом 1 -го элемента НЕ, выходы элементов И групп с второй по четвертую подключены соответственно к информационным входам коммутатора результата с третьего по пя-, тый, выходы пятого и шестого элементов ИЛИ селектора операций и выход операции дизъюнкции дешифратора подключены соответственно к вторым входам элементов И четвертой ,группы, третьим входам элементов И третьей группы и вторым входам элементов И второй группы, выход дешифратора первого операнда подключен к информационному входу сдвигателя, управляющий вход которого подключен к входу. переноса микропроцессора, а выходы прямого и сдвинутого на один разряд влево кодов цодключены соответственно к первому и второму информационным входам блока коммутации, третий информационный вход которого подключен к выходу дешифратора второго ойеранда, первый и второй выходы блока коммутации подключены соответственно к первому входу шифратора и входу третьего дешифратора, выход которого подключен к второму входу шифратора, информационные входы коммутатора.с.первого по четвертый подключены соответственно к входу переноса микропроцессора, выходу регистра первого операнда, выходу дешифратора первого операнда, выходу мультиплексора, информационный выход и выход окончания, операции коммутатора подключены соответственно к второму входу формирователя сигнала конца операции и к шестому информационному входу коммутатора результата, выходы операций умножения и сложения дешифратора подключены к управляющему входу коммутатора, 5Блок коммутации содержит две группы элементов ИЛИ и группу элементов И, причем выходы элементов И группы подключены к первому выходу блока, выходы элементов ИЛИ первой 1 О группы блока подключены к второму выходу блока, выход-го элемента ИЛИ второй группы блока подключен к первому входу-го элемента ИКгруппы ( 1=1,2 -1), второй вход 15 которого соединен с первым входом-го элемента ИЛИ первой группы блока, второй и третий входы 1 -го элемента ИЛИ первой группы блока сое" динены соответственно с первым и вторым входами 1 -го элемента ИЛИ второй группы блока и подключены.соответственно к входам 1 -го разряда первого и второго информационных входов блока, второй вход 1 -го элемента И 25 группы соединен с входом-го разряда третьего информационного входа блока.На фиг. 1 представлена структурная схема микропроцессора, на Фиг.2 - функциональная схема сдвигателя, на фиг.З - функциональная схема блока коммутации; на фиг.4 - функциональная схема коммутатора; на фиг.5 - функциональная схема третьего дешифратора; на фиг.б - функциональная схема блока логических. операций, на фиг.7 - функциональная схема коммутатора результата, на фиг,8 - функциональная схема группы элементов ИЛИ, на фиг,9 - функцио 40 нальная схема формирователя сигнала конца операций, на фиг, 10 - Функциональная схема селектора операций.Микропроцессор (фиг, 1) содержит регистр 1 первого операнда, регистр 2 второго операнда, мультиплексор 3, группу элементов ИЛИ 4, коммутатор 7, селектор 8 операций, формирователь 9 сигнала конца операций, демультиплексор 10, первый блок 11 памяти, второй блок 12 памяти, регистр 13 результата, связи 14-26 управляющих сигналов, дешифратор 27 первого опе-ранда, сдвигатель 28, дешифратор 29 .второго операнда, коммутатор 30, блок 31 коммутации, третий дешифратор 32, шифратор 33, блок 34 логических операций. Обозначим через И разрядность входных шин, Для определенности и простоты принято и =4.Сдвигатель 28 (фиг.2) содержит первую и вторую группы по (2 -1)п элементов И 35-39 и 40-43.Блок 31 коммутации (фиг.З) содержит первую и вторую группы по (2 - 1) элементов ИЛИ 44-47 и 48-51 и группу из (2 -1) элементов И 52-55.Коммутатор 30 (фиг.4) содержит группу элементов И и элементов ИЛИ Формирования фнукций 2,- 2 56-68 соответственно, элементы ИЛИ 69-71 формирования старших разрядов первого операнда, элементы И 72-75 передачи второго операнда, элементы И 76-78 передачи сформированных старших разрядов первого операнда и элементы И 79-82 передачи первого операнда.Третий дешифратор 32 (Фиг 5) содержит треугольную матрицу элементов И 83-97, состоящую из (2 и) столбцов и (2 -2) строк.иБлок логических операций (фиг, 6)1содержит и узлов поразрядной обра- ботки, каждый из которых содержит четыре элемента И 98-101, элемент ИЛИ 102, элемент НЕ 103.Коммутатор 7 результата (фиг.7) содержит группу элементов И 104-116 и элементов ИЛИ 117-121 для формирования 2 и -разрядного результата.Группа элементов ИЛИ 4 (фиг.8) содержит элементы ИЛИ 122-124,формирователь 9 сигнала конца операции (Фиг.9) содержит группу элементов И 125-127, группу элементов ИЛИ 128 и 129, группу триггеров 130-132, элемент ИЛИ 133 и генератор 134 импульсов.Селектор операций 8 (фиг,10) содержит регистр 135 команд, дешифратор 136 и элементы ИЛИ 137-142.Микропроцессор работает следующим образом.4Пусть для определенности он должен выполнитф одиннадцать основных операций из следующего списка (список может быть видоизменен):сложение алгебраическое, вычитание алгебраическое, умножение, деление,конъюнкция (поразрядная), дизъюнкция (поразрядная), отрицание (поразрядное) битов первого операнда, сложение по модулю два (поразрядное),сдвиг влево на один разряд первого7 141 операнда, сдвиг влево на два разряда первого операнда, передача первого операнда без сдвига.Номера операций в двоичной системе счисления будем считать в дальней шем кодами соответствующих операций (сложение,вычитание 0010 и т.д. ) .Выполнение операций сложения, ум;ножения. В качестве сумматора-умно- жителя используется комбинационная схема, построенная по принципу ПЗУ(т, е. по принципу дешифратор-шифратор),. Обозначим операнды буквами А и В.Для-разрядных входных операндов требуется 2 п-входовой дешифра 15 тор, на выходе которого формируется 2 "-разрядный унитарный код ре/зультата сложения, умножения или адрес ячейки результата. Унйтарный код результата с помощью шифраяора преобразуется в комбинационнцй код 2 1 -разрядного произведения и й-разрядной суммы с выходным .переносом,Такой метод выполнения умножения и сложения позволяет значительно повысить быстродействие по сравнению с матричным методом, но приводит к увеличению количестна оборудования. Вместе с тем увеличение оборудования не получается очень значительным, поскольку в принятом О методе имеются свои возможности сокращения оборудования.На основании коммутативного. закона (от перестановки входных опе" рандов сумма, произведение не меня ются, т,е. А+В=В+А и АфВ=ВфА) можно. почтй в два раза сократить оборудование при незначительном уве,личении времени выполнения операций.Поясним это на примере, для про стоты приняв п "2 (А В=О,3,2,3) Для получения всех возможных сумм (произведений) необходимо реализовать следующую, таблицу сложения (умножения) 45 419 8ФЭта таблица имеет внд матрицы,симметричной относительно диагонали (А=В). Искусственно организованная инвариантность схемы к порядкуследования операндов позволит со- .кратить таблицу сложения (умноження)почти в два раза, что в свою очередь,приводит примерно к такому жесокращению количества оборудования.Именно такую задачу и решают дешифраторы операндов и блок коммутации,причем дешифраторы в данном случаерешают задачу перекодировки операндов в 2 -разрядный унитарный код,а блок коммутации при помощи первойгруппы элементов ИЛИ объединяет унитарные коды операндов по ИЛИ в единый 2 -разрядный код обобщенногооперанда, в каждом слове которогоможет содержаться не более двухединиц и который инвариантен к порядку следования операндовДальнейшая задача - выделить измножества обобщенных операндов подмножество слов с одной единицей(унитарный код) для А=В, а подмножество слов с двумя единицами дляАФВ преобразовать в унитарный код.Первое подмножество выделяетсяпри помощи элементов И блока коммутации. Второе подмножество преобразуется при помощи третьего дешифра.тора, в котором треугольйая матрицаэлементов И формирует иэ двухединячнух слов одноединичные (унитарные)С гразрядные слова (где. С ъ - числосочетаний по 2 из 2").Если имеется хотя бы один ненуле,вой код на выходе линейки конъюнкто ров блока коммутации, то на выходетретьего дешифратора все коды нулевыеи наоборот, Такий образом, выходныесигналы блока коммутатнвного и выход- .ные сигналы третьего дешифратораможно считать единым двоичным(С -+ 2 )-разрядным словом в униитарном коде, Это слово по сути своейявляется результатом адресной дешиф- .рации входной информации, но с учетом хоммутативного закона. Длинаэто го слова почти в два раза мейьшедлины унитарного слова при обычнойадресной дешифрации, которая равна2чест устр а длопе я еще большего уменьшения колиа оборудования в предлагаемое фйство введен сдвигатель 28, уменьшения времени выполненияций введен коммутатор 30.9 11414Исходные операнды А и В по сигналу из центрального устройства управления, приходящему по связи 20, по.- ступают из регистров 1 и 2 первого и второго операндов на дешифраторы 27 и 29 первого и второго операндов (операнд В проходит на дешифратор 29 через мультиплексор 3). Далее с выходов дешифраторов. 27 и 29 унитарные 2 -разрядные коды входных 10 операндов поступают на входы блока 31. Причем унитарный код операнда А на вход блока 31 поступает скорректированным или нескорректированным в блоке 28. При выполнении операции 15 сложения блок 28 производит сложение входного переноса с операндом А путем сдвига унитарного кода, поступающего с выхода дешифратора 27, на один разряд влево. В случае отсутствия входного переноса, поступающего по связи 19, срабатывает первая группа элементов И 35-39, на которую поразрядно заведены выходы 2-1 б дешифратора 27 (исключая ну левое значение) и нескорректированУный код операнда А при сложении и умножении передается в блок 31.При наличии входного переноса срабатывает вторая группа элементов И 40-43, на которую поразрядно заведены сдвинутые на один разряд влево выходы 1-15 дешифратора 27. В данном случае сдвиг влево равнозначен сложению исходного слова с35 единицей, поскольку в унитарном кодевеса соседних разрядов отличаются на одну единицу.В блоке 31 одноименные. разряды (исключая нулевые значения) унитар О .ных кодов скорректированного или нескорректированного первого и второго операндов объединяются по "ИЛИ" группой элементов ИЛИ 44-47. и по "И" группой элементов И 52-55.45 Для каждой пары операндов А и В ( , от 1 до 2-1) при МВ вырабатываются два сигнала А; ч В; и Ач В, соответствующие одному комбинационному коду (ячейке) шифратора 33, которые поступают для даль. нейшей дешифрации в блок 32. 10В блоке 32, который является второй ступенью общего дешифратора, на выходах элементов И 83-97 вырабатывается унитарный код в результате проверки на истинность всех пар разрядов выходного кода первой группы элементов И блока 31. Количество элементов И блока 32 без учета нулевых значений операндов можно подсчитать по формуле(г"- О) (2"-0 (2"- (г - 2)г гУнитарные коды с выхода блока 32 поступают в шифратор 33, где преобразуются в комбинационные коды произведенийи сумм 5 , поступающих соответственно на третий и четвертый групповые входы коммутатора 7 результата. С выхода коммутатора 7 в зависимости от управляющего сигнала, поступающего на первый вход коммутатора 7, с четвертого выхода селектора 8, сумма или произведение пропускается на демультикомплексор 10 и выходной регистр 13.Для уменьшения среднего времени выполнения операций нулевые значения операндов при сложении и единичные при умножении анализируются в бло- . ке 30, и результат анализа передается в коммутатор 7 результата, минуя блоки 28, 31, 32 и шифратор 33,В блоке 30 вырабатываются функции 2, - 2 передачи операндов в коммутатор 7 результата.Функция 2 формирует выходной пере- нос С упри сложении, если А=2 -17=о, а,.а ад с.функция 7 разрешает передачу навыход второго операнда В, если.А=2 -1 С =1 или А=О С =0 прийВх 1 ксложении и если А=2 при умножении11=2, ча, а аэ а свх с,ча,а,азаамФункция 3 формирует младшийразряд первого операнда А, если В=О,С =1, ц, =О, АФ 2-1Х. =о Ь, т,езтс(о,ча,чазч о), При А=В на выходах группы элементов И 52-55 вырабатывается сигнал 55 А; Ь 3 - унитарный код (адрес) результата, который поступает на второй групповой вход шифратора 33. РФункция Хд разрешает передачу скорректированного с учетом переноса разрядов (т.е. без младшего, равного нулю) кода первого операнда, если В=о, С =1, О=1, АФ 2 - 1113 1141419 14Предложенные структурные измене- ,микропроцессоров (при выполненииния позволяют получить значительный операции сложения в 1,5 раза, приположительный технико-экономический выполнении операции умножения в 3 ра