Многоканальное устройство для программного управления технологическими процессами

(51)5 (э 05 В ГОСУДАРСТВЕННОЕ ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ТЕНТН ОПИСАНИЕ ИЗОБРЕТЕН АВТОРСКОМУ СВИДЕТЕЛЪСТВУ 1 2(72) В.А,Мельников, А;В,Галицкий, В.А,Лео- технологическими процессами. Цель изоненко и А.В.Дигоран , бретения - повышение надежности функци(56) Патент США М 4504927, кл. 364/900, онирования устройства. Многоканальне1983. устройство содержит каналы и в каждом каАвторское свидетельство СССР нале блок памяти программ, два буферныхМ 1226452, кл. 6 06 Р 9/22, 1986.запоминающих блока, блок памяти констанПатент США 1 ч. 4665484, кл. 6 06 Р ты,блок синхронизации, коммутатор адре 15/16, кл. 364/200, 1987. - . са; регистр адреСа, регистр команд,Авторское свидетельство СССР . мультиплексор логическйх условий, схемуМ 1605212, кл. 6 05 В 19/18, 1988. сравнения, мультиплексор, блок элементовИ;, элемент ИЛИ, а дополнительно введены54) МНОГОКАНАЛЬНОЕ УСТРОЙСТВО . входной мультиплексор,двадемультиплек.ДЛЯ ПРОГРАММНОГО УПРАВЛЕНИЯ ТЕХ- сора, коммутатор, второй блок элементов И, аНОЛОГИЧЕСКИМИ ПРОЦЕССАМИ: - триггер отказа, два триггера управления,157) Многоканальное устройство для про-Отдельные каналы устройства соединейы вграммного управления технологическимикольцевую структуру"таким образом, чтопроцессами относительно к автоматике и .:. имеется возможйость трансляционного об 1вычислительной технике и может найти мена командами передачи управления че-; йприменение в распределенных системахрез отказавшие каналы, 5 ил,Изобретение относится к автоматике и ствиесредств передачи управления на анавычислительной технике и может найти при- логичные устройства.менение в распределенных системах про- Известна система дляпрограммного уп- ) граммного управления, программируемых : равления, содержащая каналы;-а в каждом С 1 контроллерах, станках с числовым програм- канале - блок памяти, блок проверки усломным управлением, АСУ технологическими . вий, рег 1;тр адреса, два триггера, два элепроцессами. мента ИЛИ, элемент НЕ,Известен программируемый контрол-. В известной системе взаимодействие лер, содержащий блок памяти, регистр ад- . между каналами организовано в виде "кореса, выходные регистры, манд передачи управления в одном направдемультиплексоры, генератор, блок элемен- . лении, что ограйичивает класс обменных тов И, элементы И, ИЛИ. взаимодействий и увеличивает время взаиНедостатком известного устройства яв-. модействия, а также снижает надежность ляются избыточность блока памяти и отсут-системы. Снижение надежности, системы17 РУР.ХСоставитель В.Мельниковеда ктор Техред М.Моргентал Корректор атрушев Заказ 4363 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ ССС 113035, Москва, Ж, Раушская наб 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул;Гагарина, 10обусловлено тем, что при отказе отдельногоканала отсутствует возможность его обхода.Известно многоканальное устройстводля программного управления; содержащееканалы, блок основной памяти, шину данных, шину адреса, шину управления, группуарбитрон шин, блок элементов ИЛИ, причем, 1-й 1=1, М) канал устройства содержитблок памяти команд, регистр адреса, регифстр команд, мультиплексор логических условий, коммутатор адреса.НедостатКбм известного устрйоства являются ограниченная область применения,обусловленная низкой пропускной способностью, а также низкой надежностью функ ционирования устрбйства.Низкая пропускная способност обусловлена строго последовательным принципом работы отдельных каналов устройства.Низкая надежность функционированияустройства обусловлена невоэмокностьюпередачи команд управления при отказе одного из каналов устройства,Наиболее близким по технической сущности и достигаемому положительному эффекту к предлагаемому изобретениюявляется многоканальное устройство распоеделенной системы для программногоуправления технологическими процессами,содеркащее каналы; а в каждом канале -блок памяти программ, коммутатор адреса,регистр адреса, мультиплексор логических.условий, блокпамяти константы, входноймультиплексор, выходной демультиплексор, блок синхронизации, два блока элементов И, четыре элемента И.Недостатком известного устройства яв ляется низкая надежность, обусловленная. невозмокностью передачи команд управления при отказе отдЕльных кайдалов устройства,Целью изобретения является повышение надежности функционирования устройства,Поставленная цель достигается тем, чтомногоканальное устройство для программ ного управления технологическими процессами, содержащее каналы, а в каждомканале блок памяти программ, первый буферный запоминающий блок, блок памятиконстанты, блок синхронизации, коммута"- тор адреса, регистр адреса, регистр команд,выходной регистр, схему сравнения, мультиплексор логических условий. мультиплексор, блок элементов И, блок элементовИЛИ, элемент ИЛИ; причем, выход коммутатора адреса соединен с информационнымвходом регистра адреса, выход которого соединен с входом блока памяти программ,выход которого соединен с информацион 5 10 20 ным входом регистра команд, выход поля проверяемых логических условий регистра команд соединен с первым информационным входом мультиплексора логических условий, выход которого соединен с модифицированным входом адерса первого информационного вхбда коммутатора адреса, выход поля модифицируемого разряда адреса регистра команд соединен с вторым информационным входом мультиплексора логических условий, управляющий вход которого соединен с входом логических условий канала. выход поля немодифицируемых разрядов регистра команд соединен с входом немодифицируемых разрядов адреса йервого инФормационного входа коммутатора адреса, первый выход блока синхронизации соединен с синхрониэирующим входом регистра адреса. выход первого поля входного регистра соединен с первымвходом схемы сравнения, второй вход которой соединен с выходом блока памяти константы, выход схемы сравнения соединен суправляющим входом мультиплексора, вы 25 ход которого соединен с информационными первым управляющим входами первого буферного запоминающего блока, информационный выход которого соединен с вторым информационным входом коммутатора 30 адреса, управляющий выход первого буферного запоминающего блока соединен с пер-вым входом блока синхронизации, второй выход которого соединен с синхрониэирующим входом регистра, команд, выход метки 35 и риэнака конца программы которого соединен с прямым и инверсным управляющими входами коммутатора адреса; вторым.входом блока синхронизации и вторым управляющим входом буферного запоминающего 40 блока, тактовый вход которого соединен стретьим выходом блока синхронизации, вход кода программы 1-го ( = 1. Й) канала соединен с первым информационным входом мультиплексора, информационный вы ход)-го Д =1, й) канала соединен с вторыминформационным входом 0+1)-го канала, группа выходов первого поля входного регистра соединена с вторым информацион- .ным входом мультиплексора, группой 50 информационных входов блока элементов Ии с группой входой элемента ИЛИ, выход которого соединен с третьим входом блока синхронизации, группа выходов второго поля входного регистра соединена с второй 55 группой входов элемента ИЛИ и группойинформационных входов блока элементов И, инверсный управляющий вход которого соединен с выходом схемы сравнения и дополнения. в каждый канал введены входной мультиплексор, первый и второйдемультиплексоры, коммутатор, второй блок элемен- выход которого соединен с шестым входомтов И, второй буферный запоминающий блока синхронизации и вторым управляюблок, триггер отказа, триггер фиксации от- щим выходом -го ( = 1, Й) канала, второйказа "левого" канала, триггер фиксации от- управляющий выход ю-го канала(и= - 2, Й)каза "правого" канала, причем, первый 5 соединен с вторым управляющим входом(информационный вход К-го(К =2, Й) канала . г- +1)-го канала и третьим управляющимсоединен с информационным выходом(К)- входом ( и- -1)-го канала, второй управляюго канала, первый информационный вход щий выход первого канала соединен с втопервого канала соединен с информацион- .,рым управляющим входом второго канала иным выходом Й-го канала, первый информа третьим упарвляющим входом Й-го канала,ционный вхоц -го( =1,Й) канала соединен второй упавляющий вход которого соедис первым информационным входом входно- нен с вторым управляющим входом первогого мультиплексора и с группой информаци- канала и третьим управляющим входом (Йонных входов второго блока элементов И, 1)-го канала, второй управляющий вход -говыход которого соединен с первой группой 15 ( = 1,Й) канала соединен с Я-выходом тригвходов блока элементов ИЛИ, выход вход-гера фиксации отказа "левого" канала, пря- .ного мультиплексора соединен с информа- мой выход которого соединен сционным и синхронизирующим входами: управляющимвходомвходногомультиплеквходного регистра и входом считываний сора, третий выход блока синхронизацииблока памяти константы, выход метки -при соединен с тактовым входом второго буферэнака передачи управления регистра ко- ного блока, третий управляющий вход -гоманд соединен с управляющим входом канала соединен с 3-входом триггера фиксапервого демультиплексора, прямым и ин- ции отказа "правого" канала, прямой выходверсным управляющими входами коммута- которого соединен с управляющим входомтора, первым управляющим входом второго. 25 второго демультиплексора второй инфорбуферного запоминающего блока, группа мационный выход 1-го (3=1,Й) канала сое. информационных выходов которого соеди- . динен с вторым информационным входомнена с первой группой инфорамционных (+2)-го канала, второй информационный вывходов коммутатора, второй управляющий ход (Й)-го канала соединен с вторым инвход второго буферного запоминающего 30 формационным выходом Й-го канала, сблока соединен с выходом схемы сравне- вторым информационным входом второгония, выходы первого блока элементов И канала, второй информационный вход -госоединены с информационными входами (=1,Й) канала соединен с второй группойвторого буферного запоминающего блока, информационных входов входного мультиуправляющийвыход которого соединен с 35 плексора.третьим управляющим входом первого.бу- Сущность изобретения состоит в следуферного запоминающего блока и с четвер- ющем,тым управляющим входом блока: Программа, выполняемая -м (=1,Й) касинхронизации, группа выходов операци- налом устройства, состоит иэ двух подмноонного поля регистра команд соединена"с 40 жеств команд. команд М управления игруппой информационных входов первого команд М 2 обмена, причем, М=М Й Мг,демультиплексора, группа первых выхоДовФорманкомандыможетбытьпредставкоторого соединена с группой управляю-. лен как:щих выходов канала; вторая группавыходов М 2 Ф М Ф А 2 Ф М,первого демультиплексора соединена с вто где А - код (номер) канала приемника инрой группой информационных входов ком- формации;мутатора, выход которого и четвертый Аг - метка-признак передачи угравлевыход блока синхронизации соединен син- ния (команды обмена);формационным входом второго демультип- Ф - знак сцепления отдельных колексора, первый выход которого соединен с 50 дов,первым информационным выходом канала, Отдельные каналы устройства соединеуправляющий выход первого буферного за-ны между собой таким образом, что образупоминающего блока соединен с пятым вхо- ют кольцевую структуру.дом блока синхронизации, вторая группа Кроме того, соединены через одного,выходов второго демультиплексора соеди что позволяет осуществлять передачу кокена с второй группой входов блока элемен- мандобмена(передачи управления) транзитов ИЛИ, выход которого соединен с вторым стом, минуя,отказами канал.информационным выходом канала, первый Введение второго буферного запомина. управляющий вход -го( =.1, Й) канала сое- ющего блока и обусловленных им связейдинен с Я-входом триггера отказа. прямойнеобходимо для временного хранения передаваемых транзитов команд обмена.Введение входного мультиплексора и обусловленных им связей. необходимо для перекоммутации входного потока при отказе предыдущего канала устройства.Введение первого демул ьтиплексора и обусловленных илг связей необходимо для разделения команд в зависимости отих типа,Введение коммутатора,второгодемультиплексора и обусловлеггных ими связей необходимо для коммутации командуправления в зависимости от состоянияпоследующего канала,Введение триггера отказа,"трйтгеров фиксации отказа "левого" и "правого" кана.- лов необходимо для идентификацйи состояния каналов и организаций гередачи информации.В известных технических реШениях отсутствует указанная выше совокупность конструктивных признаков и вследствиеэтого отсутствует возможность обмена командами передачи управления между каналами в зависимости от внешних условий, например, при отказах отдельных каналов, что ограничивает область их целесообразного применения;Введение указанной выше совокупности конструктивных признаков в предложенном многОканальном устройстве позволяет организовать динамическуюадаптацию структурй устройства.На фиг,1 представлена функциональная схема -го канала (=1 Я) многоканального устройства для программного управления технологическими-процессами; на фиг,2 - функциональная схема второго буферногозапоминающего блока; на фиг.З - функциональная схема первого буферного запоми; на ющего блока; на фиг.4 - фуй кционал ьная запоминающая схема блока-сийхронизацил; на фйг,5 а - структурная схема многоканального устройства с условнымвыделением коммутаторов г,К); на фиг.5 б - примеры прохождения информации в канале в зависимости от состояний отдельных каналов: нет отказа, об отказе "собственного" канала, при отказе предшествующеголевого) канала, при отказе последующего(правого) канала. -й ( = 1, М) канал устройства (фиг.1)содержит блок памяти программы 1, второй буферный запоминающий блок 2, первый буферный запоминающий блок 3 регистр 4 адреса:, регистр 5 команд с полями: 5.1 -логических условий, 5.2 - модифицируемогоразряда адреса, 5,3 - немодифицируемых разрядов адреса, 5.4 - признака передачискими процессами возможна в следующих режима: режиме. обработки "собственных" команд управления; режиме выдачи команд 50 обмена; режима .приема и обработки команд обмена; режиме функционирования при появлении отказов в отдельных каналах устройства. Т.к. в многоканальном устройстве кана лы идентичны"и"могут работать независимо,то работу устройства рассмотрим на примере работы отдельного канала,управления, 5.5 - операционным полем, 5.6- признака конца программы, входной регистр 6, блок памяти 7 константы, входноймультиплексор 8, мультиплексбр 9. первый5 демультиплексор 10, второй демультиплексор 11, блок синхронизации 12, схему сравнения 13, коммутатор 14 адреса,коммутатор 15, первый блок элементов И 16.второй блок элементов И 17, мультиплексор10 18 логических условий, триггер 19 фиксацииотказа "левого" канала, триггер 20 фиксацииотказа "правого" канала, триггер 21 отказа,блок элементов ИЛИ 22, элемент ИЛИ 23,вход 24 кода программы, первый информа 15 ционный вход 25 канала, второй информационный вход 26 канала, первыйуправляющий вход 27, второй 28 и третий 29упавляющие входы, вход 30 логических условий, первый управляющий выход 31, пер 20 вый 32, второй 33 информационные выходы,второй управляющий выход 34 канала.Второй буферный запоминающий блок .2 гфиг.2) содержит блок регистров 35,1-35,г - глубина очереди), группу блоков элемен 25 тов ИЛИ 36,1 - 36 -1 демультиплексор 37,блок элементов И-НЕ 38.1-38 блок элементов И 391-39., блок элементов ИЛИ40.1-40,1, первый 41 и второй 42 элементыИ, элемент ИЛИ 43.30 Первый буферный запоминающий блок3 г,фиг.З) содержит блок регистров 44.1 - 44, К(где К - глубина очереди), группу блоковэлементов ИЛИ 45.1-45,К, блок элементовИ-НЕ 46.1-46,К, блок элементов И 47,135 47.К, блок элементов ИЛИ 48.1-48,К, демультиплексор 49, первый 50 и второй 51,третий 52 элементы И, первый 53 и второй.54 элементы ИЛИ, одновибратор 55, управ-лягощий выход 56.40 Блок синхронизации 12 (фиг.4) содержит триггер 57 запуска, генератор 58 тактовых импульсов. счетчик 59, дешифратор 60, .первый элемент ИЛИ 61, первый элемент И .62, второй элемент ИЛИ 63 и второй эле 45 мент И 64,Работа многоканального устройствадля программного управления технологиче10 20 25 30 35 40 45 50 55 В исходном состоянии элементы памяти канала находятся в нулевом. состоянии(за исключением разряда регистра 5 команд, определяющего признак конца программы - поле 5.6). Перед началом работы элементы памяти устанавливаются в нулевое состояние (цепи обнаружения не показаны).В блоке памяти 7 константы (номера канала) записан код. определяющий местоположение канала в устройстве, построенном в виде кольцевой структуры на основе однотипных каналов, Этот код является идентификатор канала,Режим обработки "собственных" команд.Работа канала в этом режиме начинается при поступлении на вход 24 начального адреса программы, Одновременно, с начальным адресом команды на вход 24 подается импульс синхронизации. Информация о начале выполнения программы подается на вход мультиплексора 9 (фиг,1). Т.к. нэ выходе элемента сравнения 13 присутствует сигнал логического нуля, то поступает на управляющий вход мультиплексора 9, раз: решает, тем самым, прохождение через не. го информации с входа 24 канала Начальный адрес программьг поступает на информационный вход буферного запоминающего блока 3 (фиг,З). Блок регистров 44.1-44,К(где К - глубина очереди) находится в нулевом состоянии и на выходах элементов И-НЕ 46.1-46.К присутствуют сигналы логического нуля, которые, поступая на адресный вход демультиплексорэ 49, разрешают поступление кода программ на информационный вход регистра 44,1 через блокэлементов ИЛИ 45.1. Синхронизирующий импульс, поступающий через элемент И 52 и элемент ИЛИ 48.1 нэ синхронизирующий вход регистра 44,1, разрешает запись кода программы. Состояние регистра 44,1 будет отличным от нулевого и на выходе элемента И-НЕ 46.1 появляется сигнал логической единицы. Этот сигнал определит изменение адресного кода на входе демультиплексора 49 и, тем самым, подготовит запись очередного кода программы в регистр 44.2. Кроме того, сигнал логической единицы образуется на выходе элемента ИЛИ 53, сигнал с выхода которого поступает на управляющий выход 56 буферного запоминающего блока 3 (фиг.1), который затем поступает на вход блока синхронизации 12 и через элемент ИЛИ 61 устанавливает в единичное состояние триггер 57 запуска (фиг,4). На управляющем входе генератора 58 тактовых импульсов появляется сигнал логической единицы. Генератор 58 формирует тактовые импульсы. Первый тактовыйимпульс с выхода блока синхронизации 12(фиг.1) поступает на синхронизирующийвход регистра 4 адреса, В поле 5.6 регистра5 команд присутствует признак окончанияпредыдущей программы, Эта метка поступает на управляющие входы коммутатора 14адреса и разрешает, тем самым, проходящие коды программы .с информационноговыхода буферного запоминающего блока 3(фиг.1) через коммутатор 14 адреса на информационный вход регистра 4 адреса, Попервому тактовому импульсу с выхода блокасинхронизации 12 код программы (адреспервой команды) с выхода регистра 44,1(фиг.З) буферного запоминающего блока 3будет занесен в регистр 4 адреса. Будетпроведено обращение к блоку памяти программы 1. По второму тактовому импульсу свыхода блока синхронизации 12 сосчитанная команда будет занесена в. регистр 5команд,Формат занесенной в регистр 5 команды содержит код проверяемого логическогоусловия Х (если команда является командойветвления) (поле 5.1), модифицируемый разряд адерса Ам (поле 5,2), код немодифицируемых разрядов адреса Пн (поле 5,3),метку.-признак Мп передачи управления (поле 5.4), В данном режиме Мп = О, код операционной команды 04 (поле 5.5) иметка-признак конца программы Мк(Мк = 0).Т;к. Мп = О, то операционная часть команды с поля 5.5 регистра 5 команд поступает через демультиплексор 10 на выход 31канала для управления технологическимпроцессом, например, разворотомантенной решетки.Переход к выполнению очередной команды осуществляется следующим образом,Если сосчитанная команда не являетсякомандой ветвления, то адрес очередной команды полностью определяется содержимым полей 5,2 и 5.3 регистра 5 команд(фиг.1):А=А ФА,где Ан - код немодифицируемой части адреса;Ам - одифицируемый разряд адреса;Ф - . знак конкатенации (сцепления).Этот адрес поступает на информационный вход коммутатора 14 адреса и по тактовому импульсу очередной импульснойпоследовательности, поступающему на синхрониэирующий вход регистра 4 адреса, заносится в него. Далее канал функционируетаналогично рассмотренному,Если сосчитанная команда является командой ветвления. то в поле 5,1 регистра 5команд заносится код проверяемого логического условия, определяющий дальнейшийход процесса управления, Логическое условие поступает с входа 30 канала. Модифицируемый разряд адреса А.= 0 может бытьпромодифицирован поступившим условиеммультиплексором 18 логических условий.. Сформированный код адреса очередной команды через коммутатор 14 адреса по тактовому импульсу заносится в регистр 4адреса й.производит по нему выборку очередной команды из блока памяти 1. Далее,канал функционирует аналогично рассмотренному,В процессе функционирования -й канал ( = 1,М) устройства может выдать в (+1)й канал команду передачи управления,команду обмена.Режим выдачи команд обмена.В этот режиме функционирования в регистр 5 команд заносится команда, форматкоторой содержит в поле 5.4 метку-признакпередачи управления М = 1 (фиг.бб).В этом случае поле 5.5 регистра 5 команд содержит вместо операционной частикоманды код команды обмена, содержащейкод номера канала-приемника информацииМр и кода номера команды Ммк. Этот кодчерез коммутатор 15 и демультиплексор 11поступает на выход 32 канала (фиг.1) к соседнему каналу устройства (фиг,5 а). Одновременно с выдачей команды обмена свыхода блока синхронизации 12 выдаетсяимпульс для организации начала работы соседнего канала. Далее канал функционирует аналогичным образом.Режим приема и обработки команд обмена,Код команды обмена с выхода 32 -го(=1,И) канала поступает на вход 25 (+1)-гоканала (фиг,1). С входа 25 код команды об;мена через мультиплексор 8 поступает наинформационный вход регистра 6. По поступающему импульсу код команды обмена будет занесен в регистр 6 и одновременно сэтим, будет произведено обращение к блокупамяти 7 константы. Блок памяти 7 константы содеркит код номера канала, определяющего его местоположение в кольцевойструктуре устройства.Если код номера канала-приемника Мркоманды обмена совпадает с идентификатором канала (хранимомв блоке памяти 7 константы), на выходе схемы сравнения 13формируется "сигнал логической единицы.Этот сигнал поступает на управляющийвход мультиплексора 9, к коду номера команды М с выхода поля регистра 6 будетзанесен в один из регистров 44 ) О = 1,К)буферного запоминающего блока 3(фиг.З) и далее, обсужден в порядке поступления запросов аналогичного рассмотренному ранее,Если (+1)-й канал устройства не был за 5 нят обработкой команд, то производится запуск блока синхронизации 12 следующимобразом.При занесении команды обмена в регистр 6, на выходе элемента ИЛИ 23 форми 10 руется сигнал логической единицы,поступающий на вход блока синхронизации12. Этот сигнал поступает через элементИЛИ 61(фиг.4) на Я-вход триггера 57 запускаи устанавливает его в единичное состояние.15 Генератор 58 начинает формировать тактовые импульсы для синхронизации работыканала.При появлении сигнала на выходе схе. мы сравнения 13, идентифицирующего при 20 надлежность пришедшего сообщения (коданомера команды) данному каналу, операционная часть сообщения с выхода второгополя регистра 6 через мультиплексор 9 поступает на информационный вход буферно 25 го запоминающего блока 3, Припоступлении тактового импульса с выходаблока синхронизации заносится в зависимости от состояния очереди и один из регистров блока регистров 44.1-44;К (фиг.З).30 Далее, поступившее сообщение(код номерапрограммы) начинает обслуживаться по мере обработки предыдущих программ.При окончании обслуживания предыду-щей программы на выходе поля 5.6 регистра35 5 команд выдается метка-признак концапрограммы. Эта метка поступает на управляющие входы коммутатора 14 адреса(фиг,1) и разрешает, тем самым, прохождение очередного кода программь с выхода40 буферного запоминающего блока 3. Эта жеметка поступает на управляющий вход буферного запоминающего блока 3 (фиг,З), Навыходе одновибратора 55 формируется импульс, поступающий через элементы ИЛИ45 48,1 - 48,К на синхронизирующие входы блока регистров 44.1-44.К, в результате чегопроисходит сдвиг информации. При поступлении тактового импульса с выхода блокасинхронизации 12 на синхровход регистра-:50 4 адреса информации первого регистра 44,1буферного запоминающего блока 3 буферазанесена в него и в дальнейшем происходитобработка аналогично рассмотренному ранее,55Гри несовпадении кодов номеров канала с кодом номера приемника информациина входе схемы сравнния 13 будет сигналлогического нуля, Этот сигнал поступает наинверсный управляющий вход блока элементов И 16 и поступившее сообщение с10 формации) 25 30 35 40 выходов полей регистра 6 при поступлении тактового импульса в буферный запоминающий блок 2 (фиг,2),Буферный запоминающий блок 2 фиг.2) функционирует следующим образом,Передаваемая транзитом через канал информация с информационного входа буферного запоминающего блока 2 поступает на информационный вход демультиплексора 37, Блок регистров 35.1 - 35,1(где- глубина очереди), в исходном состоянии формирует на выходах элементов И-НЕ 38,1-38. сигналы логического нуля. Эти сигналы, поступая на управляющий вход демультиплексора 37, определяют порядок занесения информации в блок регистров 35,1-35,1. В данном случае процедура занесения информаици строго последовательная, начиная с регистра 35,1-35,1, т.е,реализуется дисциплина обслуживания 20"первым пришел-первым обслужен" (Г 1 ГО),Буферный запоминающий блок 2 функционирует в двух режимах; режиме записи информации и режиме сдвига (выдачи инВ режиме записи информации управляющий сигнал с выхода схемы сравнния 13(фиг.1) поступает на инверсный вход элемента И 41 и по приходу тактового импульса о выходе блока синхронизации 12 на выходе элемента И 41(фиг,2) формируется импульс, Этот импульс поступает на управляющие входы элементов И 39.1-39.1, При нулевом состоянии регистров 35.1-35, этот импульс через элементы ИЛИ 40,1-40, поступает на синхронизирующие входы регистров 35,1 - 35,1, производя запись информации с информационного входа блока 2 в тот регистр;который является по очереди пустым,В режиме сдвига инфорамции с выхода 5.4 регистра 5 команд (выдача команды обмена от данного канала имеет, приоритет по отношению к транзитным командаи обмена) поступает на инверсный управляющий вход коммутатора 15 и управляющий вход буферного запоминающего блока 2.С управляющего входа блока 2 (фиг,2) этот сигнал пОступает на инверсный вход элемента И 42 и при поступлении тактового импульса на выходе элемента И 42 образуется сигнал, 50 блокирующий демультиплексор 37 и поступающий через элементы ИЛИ 40.1-40. на синхронизирующие входы блока регистров 35,1-35 1, Производится сдвиг информации,При выдаче тактового импульса с выхо дов блока синхронизации 12 информация с выхода буферного запоминающего блока 2 через коммутатор 15 поступает на вход демультиплексора 11, В зависимости отсостояния последующего канала, определяемого триггером 20, информация выдается на выход 32 к (1+1)-му каналу, а при его отказечерез блок элементов ИЛИ 22 фиг.1) на вход33 к (1+2)-му каналу.Далее устройство функционирует аналогичным образом.Режим функционирования при появлении отказов в отдельных каналах устройства.Функционирование каждого каналаконтролируется, например, на основе контроля на четность (на фиг,1 не показано). Приобнаружении отказа его признак поступаетна вход 27 канала и переводит триггер 21Отказа в единичное состояние. Сигнал логической единицы с прямого выхода триггера21 поступает на входблока синхронизаации12 (фиг.4), который через элемент ИЛИ 63устанавливает триггер 57 запуска в нулевоесостояние.Управляющий сигнал отказа канала спрямого выхода триггера 21 поступает навход 34 канала для перехода к формированию команд каналами, исключающими возможность обращения к 1-му каналу наоснове анализа. логический усилий. Крометого, управляющий сигнал отказа канала поступает на управляющий вход блока элементов И 17 и входная информация с входа 26через блок элементов И 17 и блок элементовИЛИ 22 поступает транзитом от(1-1)-го канала к (1+1)-му каналу (фиг.5 б) и далее в зависимости от состояний последующихканалов.Отказ "левого" канала идентифицируется поступлением сигнала на вход 28,п, Этотсигнал переводит триггер 19 в единичноесостояние. Сигнал логической единицы спрямого выхода триггера 19 поступает науправляющий входмультиплексора 8 и, темсамым, осуществляет перекоммутацию информационных входов с (1 - 1)-го канала (отказавшего) на (1-2)-й канал (фиг.5 б);При отказе "правого" канала на вход 29поступает сигнал, устанавливающий триггер 20 отказа в единичное состояние. Сигнал с прямого выхода триггера 20 поступаетна управляющий вход демультйплексора 11,Выходная информация с 1-го канала будетпоступать на выход 32 к (1+1)-му каналу, эчерез блок элементов ИЛИ 22 на выход 33 к(1+2)-му каналу.Далее устройство функционирует в одном из описанных режимов,Окончание процессов функционирования канала заключется в следующем,Метка-приказ конца программы формирования управляющей последовательностис выхода 5.6 регистра команд поступает навход блока 12 синхронизации (фиг,1, 4). Свыхода блока 12 синхронизации сигнал логической единицы поступает на вход элемента И 62. Если очередь поступивших наобслуживание запросов в буферном запоминающем блоке 3 (фиг,3) пуста, то на выходе элемента ИЛИ 53 будет сигналлогического нуля, Этот сигнал, а также сигналлогического нуля с пустой очереди запросов буферного запоминающего блока 2(фиг.2) с выхода элемента ИЛИ 43 поступаетна инверсные входы элемента И 64 (Фиг,4).Сигнал логической единицы с выхода элементов И 64 поступает на вход элемента И62 блока 12 синхронизации (фиг,4),Если регистр 6 находится в нулевом состоянии(нет входной информации) на выходэлемента ИЛИ 23 поступает сигнал логического нуля. Этот сигнал поступает на инверсный вход элемента И 62 блокасийхронизации 12 и разрешает, тем самым,обнуление триггера 57. На этбм канал"завершает свою работу.Формула изобретенияМногоканальное устройство для программного управления технологическимипроцессами, содержащее в каждом каналеблок памяти программ, первый буферныйзапоминающий блок, блок памяти константы, блок синхронизации, коммутатор адреса, регистр адреса, регистр команд, входнойрегйстр, схему сравнения, мультиплексорлогических условий, мультиплексор, блокэлементов И, блок элементов йЛИ, элемент. ИЛИ, иричем выход коммутатора адреса соединен с информационным входом регистра.адреса, выход которого соединен с. входом блока памяти. программ; выход которого соединен с информационным входомрегистра команд, выход поля проверяемыхлогических условий регистра команд соединен с первым информационйым входоммультиплексора логических условий, выходкоторого соединен с модифицируемым входам адреса первого инфармацйонного входа коммутатора адреса, выход поля модифицируемого разряда адреса регистра команд соединен с вторым информационным входам мультиплексора логическихусловий, управляющий вход которого соединен с входом логических условий канала, выхбдполя немодифйцируемых разрядов регистра команд соединен с входом немодифицируемых разрядов адреса первого информацйонного входа коммутатора адреса, первый выход блока синхронизации соединен с синхронизирующим входом регистра адреСа, выход первого поля входного регистра соединен с первым входом схемы сравнения. второй вход котоРой соединен свыходом блока памяти константы, выходсхемы сравнения соединен с управляющим входом мультиплексора, выхОд которого соединен с информационным и с первым управляющим входом первого буферного запоминающего блока, информационный выход которого соединен с вторым инфармационным входом коммутатора адреса, управляющий выход первого буферного запоминающего блока соединен с первым входом блока синхронизации, второй выход 10 которого соединен с синхронизирующим входом регистра команд, выход метки признака конца программы которого соединен с прямым и инверсным управляющими входами коммутатора адреса, вторым входом дом(К -1)-го канала, первый информационный вход первого канала соединен с информационным выходом Й-го канала, первый информационный вход 1-го ( = 1,М) канала соединен с первым информационным входом входного мультиплексора и с группой информационных входов второго блока элементов И, выход которого соединен с первой группой входов блока элемен 50 55 тов ИЛИ, выход входного. мультиплексора соединен с информационным и синхронизирующим входами входного регистра, синхблока синхронизации и вторым управляющим входом буферного запоминающего блока,. тактовый вход которого соединен с третьим выходом блока синхронизации, 20 вход кода программы 1-го ( = 1, й) каналасоединен с первым информационным входом мультиплексора, информационный выход)-го О - 1, й) канала соединен с вторым информационным входам 0+1)-го канала, 25 группа выходов первого поля входного регистра соединена с вторым информационным входом Мультиплексора, группой информаицанных входов блока элементов И с группой входов блока элементов И и с 30 группой входов элемента ИЛИ, выход которого соединена с третьим входом блока синхронизации, группа выходов второго поля входного регистра соединена с второй грУппой входов элемента ИЛИ и с группой ин формационных входов блока элементовИ, инверсный управляющий вход которого соединен с выходом схемы сравнения, о тл ичаю щееся тем,что,с целью повышенйя надежности функционирова ния, дополнительно в каждый канал введены входной мультиплексор, первый и второй демультиплексоры, коммутатор, вто- .рой блок элементов И, второй буферный за- поминающий блок, триггер отказа, триггер 45 фиксации отказа "левого" канала, триггерФиксации отказа "правого" канала, причем первый информационный вход К-го(К = 2, И) канала соединен с информационным выхорониэирующий вход входного регистра сое- ным выходом канала, первый управляющий динен с входом считывания блока памяти вход -го ( = 1, М) канала соединен с Я-вхоконстанты, выход метки-признака передачи дом триггераотказа, прямой выход которого управления регистра команд соединен с уп- соединен с шестымвходом блока синхрониравляющим входом первого демультиплек- . 5 эации и вторым управляющим выходом -го сора, прямым и и инверсным (1 =1 М) канала, второй управляющий выхОд управляющими входами коммутатора, пер-у-го канала (тд= 2, й - 1) соединен с вторым вымуправляющимвходомвторогобуферно- управляющим входом ( и+1)-го канала и го запоминающего блока, группа третьим управляющим входом ( Р)-го каинформационных выходов которого соеди нала; второй управляющий выход первого нена с первой группой информационных канала соединен с вторым управляющим входов коммутатора. второй управляющий, входом второго канала и третьим управлявход второго буферного запоминающего щим входом й-го канала, второй управляю- блокасоединен с выходом схемы-сравне- щий вход которого соединен с вторым ния, выходы первого блока элементов И со управляющим входом первого канала и единены с информационными входами, третьим управляющим входом(И)-го кана- второго буферного запоминающего блока, ла, второй управляющий вход -го(ч-го) управляющий выход которого соединен с ( = 1,К) канала соединен с 3-выходомтригтретьим управляющим входом, первого бу- гера фиксации отказа "левого" канала, пряферного запоминающего блока, и с четвер мой выход которого соединен с тым входом блока синхронизации, группа управляющимвходомвходногомультиплеквыходов операционного поля регистра ко- сора. третий выход блока синхронизации манд соединена с группой информацион- соединен с тактовым входом второго буферных входов первого демультиплексора, ного запоминающего блока, третий управ- первая группа выходов которого соединена 25 ляющий вход -го канала соединен с с группой управляющих выходовканала;Я-входом триггера фиксации отказа "право- вторая группа выходов первого демультип-гот канала, прямой выход которого соедилексорасоединенасвторойгруппойинфор- нен с управляющим входом второго мацианных входов коммутатора, выход демупьтиплексорэ, второй информацирнный которого и четвертый выход блока синхро выход -го ( = 1, М - 2) канала соединен с низации соединены с информационным вторым информационным входом ( + 2)-го входом второго демультиплексора, первый . канала, второй информационный выход(Й - выход которого соединен с первым инфор)-го канала соединен с вторым информацимационным выходом канала, управляющий онным входом первого канала, второй инвыход первого буферного запоминающего. 35 формационный выход й-го канала соединен блока соединен с пятым входом блока син- с вторым информационным входом второго хрониэации, вторая группа выходов второго канала, второйинформационный вход -го( демультиплексорасоединенасвторой груп- = 1, й) канала соединен с второй группой пой входов блока элементов ИЛИ.-выход информационных входов входного мульти- которого соединен с вторым информацион плексора.