Микропроцессорная система с встроенным контролем

(5 4) ВКРОПРОЦЕС ВСТРОЕШ 1 П КОТ (57) 1 зобретение тельной технике зовапо в микропр тельных системах ння. Цель изобре дежности микропр путем обеспечен ние надежоенного58, 1985 сора С ание . ОЮЗ СОВЕТСНИХ ОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИИ(46) 15.07. 91. Бюл. ." 26(56) Джерри Лаймен. Повышности электронных системнаэначения. Электроника,В 6, (713), с,47,Модуль центрального проц1,800-2201. Техническое оп3,055003 ТО, 1981, с.16 ля ее компонентруженности основЮ СОРНАЯ СИСТЕМА С ОЛЕотносится к вычисли- и может быть испольоцессорных вычисли- и системах управлетения - повышение наоцессорной системы я постоянного контров независимо от эагной программой. Мик14765 Работа ИУ Работа л чало а ращение ло нуле оиуаоресу и локальному пзз Начальная услтдио В бонеисл. О ахеи с ресурсамреалидция иикропрог,а Неа ание ел таноИ роераммааенеслш Устаио иль монд- нетпольный раком стано игпь ииоодрн. на лоальных шинах 422,О ЗУ реосзоаен с ресурсаиинеш. Магисо 7 раль анные иуянь нгщГниль,ослоюЮ" ми Хро овкп дины оот. Ятерию Е1417651 Составитель Д.Ванюхкая, Техред А,Кравчук Редакт рректор АОбруча 13арственного комите изобретений и откр Ж, Раушская на 052Тираж ВИИИПИ-Госу по делам 113035, Москва1417651 ропроцессорная система содержит первый микропроцессор 1,. выполняющий всистеме основную программу и подклю"ченный к шинам внутренней магистрали26 через первый регистр состояния 2,первый формирователь управляющих сигналов 3, приемопередатчики 4 и 6 идвунаправленный приемопередатчик 5,Второй микропроцессор 9, выполняющийв, системе программы контроля и диагностики ее компонентов, подключенчерез второй регистр состояния 10,второй формировательуправляющих сигналов 11, приемопередатчик 13, двунаправленный приемопередатчик 12 к.шинам 21, 22, 23 локальной магистралии через приемопередатчики 18, 20 идвунаправленный приемопередатчик 19 к шинам внутренней магистрали 26 устройства. Программы контроля и диагностики, а также промежуточные реэульИзобретение относится к вычислительной технике и может быть использовано в микропроцессорных вычислительных системах и системах управления.5 Цель изобретения - повышение надежности микропроцессорной системы эа счет обеспечения постоянного конт-10 роля ее компонентов независимо от загруженности основной программой.На фиг.1 представлена структурная схема микропроцессорной системы с встроенным контролем на фиг.2 - схе 915 ма блока арбитра внутренней магистрали; на Фиг.3 - временная диаграмма работы блока арбитра внутренней магистрали; на Фиг.4 - блок-схема алго" ритма работы системы; на фиг.5 - схема Формирователей управляющих сигнайов; на Фиг.6 - схема блока захвата магистрали.Устройство (фиг.1) содержит первый микропроцессор 1, первый регистр состояния 2, первый формирователь управляющих сигналов 3, первый приемопередатчик 4., первый двунаправленный приемопередатчик 5, второй приемопередатчик 6, тактовый генератор 7,таты микропроцессора 9 хранятся влокальных постоянном 14 и оперативном 15 запоминающих устройствах, арежимами работы и модификацией адреса управляют регистр 16 и дешифратор 17 адреса. Работа каждого иэ микропроцессоров 1 и 9 синхронизируетсягенератором 7. Работой микропроцессоров 1 и 9 на внутренней магистрали 26управляет блок арбитра внутренней магистрали 24, а работой на внешнеймагистрали 32, к которой система подключена через приемопередатчики,27,28 и двунаправленный приемопередат"чик 29, - блок захвата магистрали 8и коммутатор 25, посредством линии интерфейсных сигналов; завершения операции 30, синхронизации 31, запроса доступа 33, разрешения приоритетного доступа 34 и занятости 35,1 з.п. Ф-лы, 6 ил,блок захвата магистрали 8, второймикропроцессор 9, второй регистр состояния 10, второй формирователь управляющих сигналов 11, второй двунаправленный приемопередатчик. 12, третий приемопередатчик 13, локальноепостоянное запоминающее устройство(ПЗУ) 14, локальное оперативное запоминающее устройство .(ОЗУ) 15, регистр 16 дешифратор 1, четвертый приемопередатчик 18, третий двунаправленный приемопередатчик 19, пятый приемопе"редатчик 20, локальную шину адреса 21, локальную шину данных 22, локальную шину управления 23, блок арбитра внутренней магистрали 24, коммутатор25, шины внутренней магистрали 26 шестой приемопередатчик 27, седьмой приемопередатчик 28, четвертый дву." направленный приемопередатчик 29, вход 30 завершения операции системы, вход 31 .внешней синхронизации системы,шины внешней магистрали 32, выход33 запроса доступа, вход 34 приоритетного доступа, вход"выход 35 сигна"ла,занятости внешней магистрали системы, первый 36 и второй 37 входывнутреннего запроса, вход 38 сброса,выход 39 запроса, вход 40 разрешенияг 1 1 О чале цикла,1 176 доступа, первый 41 и второй 42 выходы выборки, первый 43 и второй 44 выходы разрешения, первый 45 и второй .46 выходы готовности блока арбитра внутренней магистрали.Блок арбитра внутренней магистрали (фиг.2) содержит первый 47, второй 48, третий 49 и четвертый 50 триггеры первый 51, второй 52 и третий 53 элементы ИЛИ, первый 54, второй 55, третий 56 и четвертый 57 элементы И, первый 58 и второй 59 элементы НЕ, элемент 2 И-ИЛИ-НЕ 60.Первый и второй формирователи управляющих сигналов (фиг.5) содержат триггер 61 два коммутатора 62 и 63, семь элементов НЕ 64-70, четыре элемента И 71-74, два элемента ИЛИ 75 и 76. На схеме (фиг.5) входы и выходы обозначены позициями, соответствующими позициям на фиг.1, причем позициями без скобок обозначены входы (выходы) первого формирователя 3, а позициями в скобках обозначены входы 25 (выходы) второго формирователя 11.Блок захвата магистрали (фиг.6) содержит два триггера 77 и 78, пять элементов НЕ 79-83, два элемента ИЛИ 84 и 85, два элемента И 86 и 87.Отличие формирователей 3 и 11 состоит в том, что в формирователе 3 не используются выходы ИО (12), Ю (14), УК (15,16) и вход АЭКР что есть в формирователе 3 устанавливается перемычка 2-3, а в формирователе 11 - перемычка 1-2. Устройство работает следующим образом.Первый микропроцессор 1 системы40 выполняет функции главного процессора в микропроцессорной системе, то есть выполняет основную программу, которая располагается в системном модуле ПЗУ. К шинам адреса внешней магистрали 32 45 микропроцессор 1 подключается через приемопередатчик 4, шину адреса внут" ренней маГистрали 26 и приемопередатчик 27. К шинам данных внешней магистрали 32 микропроцессор 1 подключа" ется через двунаправленный приемопередатчик 5, шину данных внутренней магистрали 26 и двунаправленный приемопередатчик 29, причем двунаправленные приемопередатчики 5 и 29 постоянно включены на передачу информации, а на прием переключаются только при выполнении операций чтения памяти или ввода. К шинам управления внешней магистрали 3, содержащим линиисигналов чтения и записи памятиввода и вывода микропроцессор 1подключается через приемопередатчик6 шину управления внутренней магистрали 26 и приемопередатчик 28. Сигналы на шине управления Формируютсяпри выполнении микропроцессором 1операций на внешней магистрали 32первым Формирователем управляющихсигналов 3, группа разрешающих входовкоторого подключена к выходам сигналов управления микропроцессора 1,а группа инФормационных вхсдов - квыходам регистра состояния 2, в который с шины данных микропроцессора 1заносится информация состояния в наВторой микропроцессор 9 устройства выполняет Функции контроля и диагнос" тики всех устройств микропроцессорной системы в процессе работы микропроцессора 1, К шинам адреса внешней магистрали 32 микропроцессор 9 подключается через приемопередатчик 13, локальную шину адреса 21, приемопере- датчик 18, шину адреса внутренней магистрали 26 и приемопередатчик 27, причем отличительной особенностью указанного подключения является то, что на входы приемопередатчика 18 подсоединены все линии локальной шины адреса 21, кроме линии старшего разряда адреса. К входу старшего разряда приемопередатчика 18 подключен первый выход регистра 16, Такое соединение позволяет производить модификацию адреса внешней памяти при рабо те микропроцессора 9 на внешней магистрали 32. К шинам данных внешней магистрали 32 микропроцессор 9 подключается через двунаправленный прие мопередатчик 12, локальную шину дан ных 22, двунаправленный приемопередатчик 29, причем двунаправленные приемопередатчики 12 и 19.также пос" тоянно включены на передачу информации. К шинам управления внешней магистрали 32 микропроцессор 9 подключается через локальную шину управления 23, приемопередатчик 20, шину управления внутренней магистрали 26 и приемопередатчик 28Сигналы на локальной шине управления 23 при обращении микропроцессора 9 к устройствам внешней магистрали 32 формируются вторым формирователем управляющих сигналов 11, группа разрешающих вхо 141765дов подключена к соответствующим выходам управления микропроцессора 9, а группа информационных входов - к выходам второго регистра состояния 1 О, входы которого соединены с шиной данных микропроцессора 9.Направление передачи двунаправленного приемопередатчика 29 определяется состоянием выхода коммутатора 25, 10 а направления передачи двунаправленных приемопередатчиков 5, 12 и 9 - сигналами с соответствующих выходов первого 2 и второго 11 формирователей управляющих сигналов. 15К локальным шинам адреса 21, дан" ных 21 микропроцессора 9 подключены также локальное ПЗУ 14, в котором содержатся рабочие программы микропроцессора 9, локальное ОЗУ 15, которое служит для хранения промежуточной информации и регистр 16. Сигналы выборки локальных ПЗУ 14 и ОЗУ 15 и регистра 16 Формируются дешифратором адреса 17, а сигналы управления " формирователем управляющих сигналов 11, причем в данном устройстве обра" щение к регистру 16 производится как в ячейке памяти.Адресное пространство микропроцес сора 9 распределяется следующим образом. Вся область адресов ввода"вывода полностью относится к устройствам ввода-вывода, работающим на внешней магистрали 32, то есть полностью совпадает с областью адресов ввода-вывода микропроцессора 1. Адресное пространство памяти разделено пополам, причем нижняя область адресного про" странства относится к локальной памяти 14, 15, 16, а верхняя - к внешней памяти. Физическое разделение адресного пространства памяти осуществля" ется при помощи линии старшего разря" да локального адреса шины адреса 21, которая подключена к одному из входов формирователя управляющих сигналов 11 и входу разрешения дешифратора 17, причем при нулевом уровне сигнала на этой линии адресуется локальная память 14 и 15 и регистр 16, а при высоком уровне - внешняя память. Для того, чтобы обеспечить воэможность адресации микропроцессором 9 всей внешней памяти в устройстве предусмотрена возможность модификации адресов на приемопередатчике 18. Уровень сигнала, поступающего с первого выхода регистра 16 на вход старшего Сигналами, инициализирующими работу блока арбитра внутренней мвгист" рали 2, являются сигналы внутреннего запроса, поступающие на входы 36 и 37от первого 3 и второго 11 фор 141765140 мирователей управляющих сигналов. Сигналы внутреннего запроса поступают на информационные входы триггеров 47 и 48 на синхронходы которых чеФ5 рез элемент И 56 поступают сигналы с линии синхронизации 31, причем на синхровход триггера 47 этот сигнал поступает через элемент НЕ 58. Такое включение позволяет избежать конфликтных ситуаций в блоке арбитра, внутренней магистрали 2, когда запро сы по линиям 36 и 37 приходят одновременно. При этом, если сигналы налиниях 36 и 37 появляются между фрон тами сигнала синхронизации, то по .следующему Фронту этого Сигнала переключится только один из триггеров 48 и 49 в зависимости от того, какойфронт пришел в данный момент (перед- .20 ний или задний); если внутренний запрос поступает только по одной иэ линий 36 или 37, то переключается только соответствующий этой линии триггер. 25ля определенности предположим, что переключился триггер 47, то есть . доступ к ресурсам внешней магистрали 32 запросил микропроцессор 1. При этом сигнал с прямого выхода триггера 47 поступит на первый вход элемен,та ИЛИ 52, на выходе которого появил" ся сигнал, поступающий на К-вход триггера 48 и запрещающий его переключение, на входы выборки приемопередатчиков 4, 5, 6; подготавливая их 35 для включения на внутреннюю магистраль 26, на первый вход элемента ИЛИ 53, с выхода которого этот сигнал поступает на один вход элемента И 57 и на один из входов блока захвата магистрали 8. Проходя через схему захвата магистрали 8, сигнал запроса микропроцессора 1 в виде сигнала запроса доступа устройства поступает на выход 33 и оттуда на блок арбитра внешней магистрали 32. При этом производится приоритетный захват внешней магистрали 32 устройством при помощи блока захвата магистрали 8, как это было описано выше, 50После того, как блок захвата магистралй 8 установит сигнал занятости на входе-выходе 35, такой же сигнал (только выСокого уровня) установится на входе 40 блока арбитра внутренней 55 магистрали 2. Разница между этими сигналами лишь.та, что на линии 35 сигнал занятости может быть установлен любым задатчиком микропродессорной системы, а на линии 40 - толькоданным устройством. Сигнал с входаразрешения доступа 40 поступает надругой вход элемента И 57, вызываяпереключение его выхода в состояниелогической "1". Необходимо отметить,что если к моменту поступления сигнала запроса с выхода элемента ИЛИ53 на вход элемента И 57 на линии 40блоком захвата магистрали 8 уже былустановлен уровень логической "1",т.е. захват внешней магистрали 32устройством был произведен ранее,то переключение выхода элемента И 57в состоянии логической "1" происходитсразу по сигналу с выхода элементаИЛИ 53. Сигнал высокого уровня с выхода элемента И 57, поступая на 1 вход триггера 49, создает на его инФормационных входах логическую комбинацию "11", в соответствии с которой по синхросигналу, поступающемус выхода элемента НЕ 59 на синхровход, триггер 49 переключится в противоположное состояние, т.е. в состояние логической "1". Сигнал с вы-,хода триггера 49, поступая на входыразрешения приемопередатчиков 4 и 5,переведет их из высокоимпедансногосостояния в рабочее, При этом микро"процессор 1 получает доступ к ресурсам внешней магистрали 32, Одновременно этот же сигнал поступает на1-вход триггера 50, создавая на егоинформационных входах логическую комбинацию " 10", так как низкий уровень 1на К-входе был установлен ранее сигналом с входа 36 через элемент 2 ИИЛИ-НЕ 60. При этом по заднему фронтусигнала. синхронизации шины выходтриггера 50 установится в состояниелогической "1". Временной промежутокмежду переключениями триггеров 49и 50 будет равен длительности импульса синхронизации шины. Сигнал с пря"мого выхода триггера 50 поступает навход разрешения приемопередатчика 6и переводит его из высокоимпедансногосостояния в рабочее, микропроцессор1 прлучает доступ к ресурсам внешнейм;гистрали 32 по шине .управления,Сигнал с инверсного выхода триггера50 поступает на К-вход триггера 49,создавая на его информационных входамлогическую комбинацию " 10", при которой триггер 49, с приходом следующихсигналов с линии синхроииэации шины31, останется в состоянии логической "1", а также на вход элемента И 56, блокируя поступление синхроимпульсов на триггеры 47 и 48. По завершении операции на вход 30 устройства поступает сигнал завершения операций от абонента, который через элемент И 54поступает. на вход готовности формирователя управляющих сигналов 3, где 10формируется сигнал готовности на входмикропроцессора 1. Прохождение сигнала завершения чере элемент И 55 блокировано уровнем логической "1" с триггера 48. 15Микропроцессор 1 завершает опера-цию обращения к ресурсам внешней магистрали 32 и снимает сигнал с входа 36. При этом уровень логического "0" на информационном входе триггера не изменит его состояния, так как поступление синхросигналов на его вход блокировано в элементе И 56, а на входе элемента 2 И-ИЛИ-НЕ 60 изменит состояние К-входа триггера 50, устанавливая на нем уровень логической "1", В соответствии с логической комбинацией на информационных входах, триггер 50 по заднему фронту синхроимпульса переключается в состояние 30 логического "0", который переводит приемопередатчик 6 в высокоимпедансное состояние. Высокий уровень с инверсного выхода триггера 50 разблоки" рует элемент И 56 и создаст на информационных входах триггера 9 логическую комбинацию "1 1". При этом по Фронту следующего синхроимпульса триггеры 47 и 49 переключатся в состояние логического "0". В результате 40 приемопередатчики 4 и 5 переводятся в высокоимпедансное состояние по входам разрешения и одновременно с входов выборки приемопередатчиков 4, 5, 6 снимается сигнал выборки, на информационных входах триггеров 49 и 50 устанавливаются логические комбинации "01", .запрещая их переключение при поступлении следующих синхроимпульсов, и триггер 48 разблокируется по входу. На этом цикл обращения микропроцессора 1 к.ресурсам внешней магистрали 32 заканчивается, и микропроцессор 1 завершает свой цикл автономно, выполняя внутренние операции. Если во время работы микропроцессора 1 микропроцессор 9 сформировал внутренний запрос на линии 37 блока арбитра внутренней магистрали 24, то по заднему фронту импульса сйнхронизации шины, переключившего триггер 47, триггер 48 переключится в состояние логической "1", блокируя при этом по К-входу переключение триггера 47 и подготавливая приемопередатчики 18,19 и 20 по входам выборки к включению на внутреннюю магистраль 26; Далее цикл обращения микропроцессора 9 к ресурсам внешней магистрали 32 происходит аналогично циклу микропроцессора 1.Эффективность работы микропроцессора 1 и 9 в микропроцессорной системе достигается эа счет того, что цикл внешней магистрали 32 значительно меньше цикла микропроцессора. Например, для микропроцессора КР 580 ИК 80 А цикл составляет от 1,2 мкс до 2,0 мкс (без учета тактов ожидания), в то время, как цикл внешней магистрали обычно не превышает 300 нс, а во многих случаях значительно меньше.В системе каждый из микропроцессоров 1 и 9 Функции подготовки в начале цикла и функции внутренней обработки в конце цикла выполняют авто номно, не занимая внутренней магистрали 26 устройства и внешней магистрали 32 системы, которыми в эти моменты времени может воспользоваться второй микропроцессор, причем быстро-, действие микропроцессоров при этом практически не снижается.После включения питания или сигна,ла общего сброса генератор 7 устройства формирует сигнал начальной установки, которым обнуляются внутренние регистры микропроцессоров, 1 и 9, регистры 2, 10 и 16, триггеры 47, 48, 49 и 50. При этом микропроцессор 1 формирует обращение к нулевой ячейке системного ПЗУ, а микропроцессор - к нулевой ячейке локального ПЗУ 14. Микропроцессор 1 приступает к выпол-нению основной программы системы, а микропроцессор 9, независимо от него, к выполнению программ контроля устройства системы.Необходимо отметить, что программы контроля. должны быть составлены таким образом, чтобы при контроле не искажалась информация в рабочих регистрахустройств ввода-вывода и в системном ОЗУ. Для этого в устройствах вводавывода можно предусмотреть специальные регистры состояния, а при контроле системного ОЗУ запоминать предва 1 2651рительно содержимое контролируемых ячеек в локальном ОЗУ, при этом учитывая, что такой контроль осуществляется эа несколько циклов, необходимо приостановить работу микропроцессора 1 сигналом с выхода регистра 16,При обнаружении аварийной ситуации в каком-либо иэ устройств .систе 1:ы, микропроцессор 9, записывая соответствующий код в регистр 16, переводит микропроцессор 1 в режим захвата, а систему в режим монопольного пользования магистралью и выполняет условный переход к подпрограмме диагностики отказавшего устройства, а в зависимости от результатов диагностики, выполняет все действия, предусмотренные в системе на случай возникновения аварийной ситуации.20Формула изобретения1. Микропроцессорная система с встроенным контролем, содержащая пер вый микропроцессор, первый регистр состояния, первый формирователь управляющих сигналов, первый и второй приемопередатчики, первый двунаправленный приемопередатчик, тактовый генератор, блок захвата магистрали, локальное постоянное запоминающее устройство, локальное оперативное запоминающее устройство, причем выходная шина адреса первого микропроцессора соединена с группой информа ционных входов первого приемопередатчика, двунаправленная шина данных первого микропроцессора соединена с группой информационных входов первого регистра состояния н первой группои40 информационных входов-выходов первого двунаправленного приемопередатчи-. . ка вход выбора направления передачи которого соединен с выходом признака направления передачи первого формиро вателя управляющих сигналов, выходная шина управления первого микропроцессора соединена с группой входов разрешения :первого формирователя управляющих сигналов, выход признака го товности которого соединен с входом "готов" первого микропроцессора, выходы первого регистра состояния сое" динены с грудпой информационных вхо" дов первого формирователя управляющих 55 сигналов, группа интерфейсных управпяющик выходов первого формирователя управляющих сигналов соединена с группой информационных входов второго приемопередатчика, выходы.синхронизации и начальной установки .такто- ного генератора соединены соответственно с тактовым входом и входом сброса первого микропроцессора, первый выход блока захвата магистралиявляется выходом запроса доступа системы, синхровхол бпока захвата магистрали подключен к входу внешней синхронизации системы, вход приоритетного доступа блока захвата магист"рали является входом приоритетногодоступа системы, вход-выход занятости блока захвата магистрали является входом-выходом сигнала занятости внешней магистрали системы, о т - л и ч а ю щ а я с я тем, что, сцелью повышения надежности микропроцессорной системы за счет обеспечения постоянного контроля ее компонентон независимо от загруженности основной программой, она содержит второй микропроцессор, второй регистр состояния, второй Формирователь управляющих сигналов, с третьего по седьмой приемопередатчики, со второго по четвертый двунаправленные приемопередатчики, дешифратор, регистр, блок арбитра внутренней магистрали и коммутатор, причем тактовый вход и вход сброса второго микропроцессора соединены соответственно с выходами синхронизации и начальной установки тактового генератора,выходнаяшина адреса второго микропроцессорасоединена с группой информационных входов третьего приемопередатчика, двунаправленная шина данных второгомикропроцессора соединена с группойинформационных входов второго регист-ра состояния и первой группы информационных входов-выходов второго двунаправленного приемопередатчика, вход выбора направления передачи которого соединен с первым выходом признака направления передачи второго формирователя управляющих сигналов, выходнаяшина управления второго микропроцес осора соединена с группой входов разрешения первого формирователя управфляющих сигналов, выход признака готовности которого соединен с входом "готов" второго микропроцессора, Выходы второго регистра состояния соединены с группой информационных входов второго формирователя управляющихсигнаЛов, группа выходов третьегоприемопередатчика соединена с групп- ми информационных входов четвертого приемопередатчика и дешифратора, с группами адресных входов локального5 постоянного запоминающего устройства и локального оперативного запоминающего устройства, группа интерфейсных управляющих выходов второго Формирователя управляющих сигналов соединена с группой информационных входов пятого приемопередатчика, выход первого разряда регистра соединен с входом старшего разряда группы инфор" мационных входов четвертого приемопередатчика, выход второго разряда регистра соединен с входом захвата пер вого микропроцессора, выход третьего разряда регистра соединен с входом установки монопольного режима блока захвата магистрали, вторая группа инФормационных входов-выходов второго двунаправленного приемопередатчика соединена с первой группой информационных входов-выходов третьего двунап 25 равленного приемопередатчика, с группой информационных выходов локального постоянного запоминающего устройства, с двунаправленной информационной шиной локального оперативного запоминающего устройства и с группой информационных входов регистра, вход сброса ,которого соединен с выходом начальной установки тактового генератора, второй выход признака направления передачи второго Формирователя управляю щих сигналов соединен с входом выбора направления передачи третьего двунаправленного приемопередатчика и с первым информационным входом коммутатора, входы выборки локального постони О ного запоминающего устройства, локального оперативного запоминающего , устройства и регистра соединены соответственно с первым, вторым и третьим выходами дешифратора, .выход признака 45 . записи второго формирователя управляющих сигналов соединен с входами записи локального оперативного запомигнающего устройства и регистра, выход признака чтения второго Формирователя 5 О управляющих сигналов соединен с входом чтения локального постоянного запоминающего устройства, выход старшего разряда группы выходов третьегоприемопередатчика соединен с разрешающим входом второго Формирователя управляющих сигналов, первый и второй входы внутреннего запроса блока арбитра внутренней магистрали соединены с выходами признака запроса соответственно первог ч второго Формирователей управляю 1, сигналоввходсброса блока арбитра внутренней магистрали соединен с выходом начальнойустановки тактового генератора, вы"ход разрешения блока захвата магистрали соединен с входом разрешениядоступа блока арбитра внутренней ма"гистрали, входы синхронизации и завершения операции которого подключенысоответственно к входу внешней синхронизации и к входу завершения операции системы, входы выборки первого ивторого приемопередатчиков и первыйуправляющий вход коммутатора соединены с первым выходом выборки блокаарбитра внутренней магистрали второй выход выборки которого соединенс входами выборки четвертого и пятого приемопередатчиков, третьего двунаправленного приемопередатчика и свторым управляющим входом коммутатора, входы разрешения первого и четвертого приемопередатчиков и первогои третьего двунаправленных приемопередатчиков соединены с первым выходомразрешения блока арбитра внутреннеймагистрали, второй выход разрешениякоторого соединен с входами разрешения второго .и пятого приемопередатчи-,ков, выход запроса блока арбитравнутренней магистрали соединен с входом запроса блока захвата магистрали,первый и второй выходы готовностиблока арбитра внутренней магистралисоединены с входами готовности соответственно первого и второго формирователей управляющих сигналов, выходпризнака направления передачи первогоФормирователя управляющих сигналовсоединен со вторым информационнымвходом коммутатора, выход которогосоединен с входом выбора направленияпередачи четвертого двунаправленногоприемопередатчика, группы выходовпервого и четвертого приемопередатчиков образуют группу информационныхвходов шестого приемопередатчика,группы выходов второго и пятого приемопередатчиков образуют группу ин"Формационных входов седьмого приемо-передатчика, вторые группы информационных входов-выходов первого и третьего двунаправленных приемопередатчиков образуют первую группу информационных входов-выходов четвертого дву- .направленного приемопередатчика, разрешающие входы шестого и седьмого приемопередатчиков и четвертого двунаправленного приемопередатчика .сое 5 динены с выходом разрешения блока захвата магистрали, группы выходов шестого, седьмого приемопередатчиков и вторая группа информационных входов.-выходов четвертого двунаправленного приемопередатчика являются соотгветственно выходной адресной шиной, выходной шиной управления и двунаправленной шиной данных системы.2, Микропроцессорная система по п.1, о т л и ч а 1 о щ а я с я тем, что блок арбитра внутренней магистрали содержит с первого по четвертый триггеры, три элемента ИЛИ, четыре элемента И,два элемента НЕ и элемент 20 2 И-ИЛИ-НЕ, причем первый вход внутреннего запроса блока арбитра внутренней магистрали подключен к 0-входу первого триггера и к первому входу элемента 2 И-ИЛИ-НЕ, К-вход первого триггера соединен с выходом первого элемента ИЛИ, К-вход второго триггера соединен с выходом второго элемента ИЛИ, вход сброса блока арбитра внутренней магистрали, подключен к первым входам первого и второго элементов ИЛИ и к К"входам третьего и четвертого триггеров, вход завершения операции блока арбитра внутренней магист" . рали подключен к прямым входам первого и второго элементов И, выход третьего элемента И соединен с С-входом второго триггера и через первый элемент НЕ с С-входом первого триггера, прямой выход которого соединен с вторым входом второго элемента ИЛИ, вто" 4 О рым входом элемента 2 И-ИЛИ-НЕ, первым входом третьего элемента ИЛИ и является первым выходом выборки блока арбитра внутренней магистрали,. инвер е сный выход первого триггера соединенс инверсным входом первого элементаИ, выход которого является первым выходом готовности блока арбитра внутренней магистрали, прямой выход вто"рого триггера соединен с вторым входом третьего элемента ИПИ, третьимвходом элемента 2 И-ИЛИ-НЕ, вторымвходом первого элемента ИЛИ и являет"ся вторым выходом выборки блока арбитра внутренней магистрали, инверсный выход второго триггера соединенс инверсным входом втброго элементаИ, выход которого является вторымвыходом готовности блока арбитравнутренней магистрали, вход синхронизации блока арбитра внутренней магистрали подключен к первому входутретьего элемента И, к С-входу четвертого триггера и через второй элемент НЕ-к С-входу третьего триггера,выход которого соединен с 1-входомчетвертого триггера и является первым выходом разрешения блока арбитравнутренней магистрали, второй выходразрешения которого подключен к прямому выходу четвертого триггера, инверсный выход которого соединен сК-входом третьего триггера и с вторымвходом третьего элемента И, второйвход внутреннего запроса блока арбитра внутренней магистрали подключен кВ-входу второго триггера и к четвертому входу элемента 2 И-ИЛИ-НЕ, выходкоторого соединен с К-входом четвертого триггера, выход третьего элемента ИЛИ соединен с первым входом четвертого элемента И и является выходом запроса блока арбитра внутреннеймагистрали, вход разрешения доступакоторого подключен к второму входучетвертого элемента И, выход которого соединен с 1-входом третьего триг-,гера.