Устройство для распределения заданий процессорам

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 19) Ин 1)4 С 06 Г 94 В 28 И. Ко вский тельство СССР 9/46, 1981. льство СССР Г 9/46, 1983,ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ(56) Авторское свидеЯь 866560 ь кл С 06 ГАвторское свидетеУ 1111165, кл. С 06прототип,(54) УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯЗАДАНИЙ ПРОЦЕССОРАМ(57) Изобретение относится к вычислительной технике и может быть использовано для распределения задач аппаратным путем в многопроцессорных системах. Цель изобретения - расширениефункциональных возможностей за счеторганизации обслуживания заявок сдинамическим приоритетом и учетаважности заданий и времени их ожида,ния в очереди на обслуживание в мультипроцессорной или многомашинной системе. Устройство содержит блоки регистров, блок выделения максимума,регистр готовности процессоров, сумматоры, триггеры, элементы И, ИЛИ.В исходном состоянии задания, поданные на информационные входы устройства, поступают на свободные процессоры. Если все процессоры заняты,задания по мере поступления записываются во второй блок регистров и обеспечивается увеличение признак приоритета по аппроксимированному линейному закону. Если освобождаются про-цессоры, то суммирование прекращается, а в блоке выделения максимумавыявляется регистр с максимальнымзначением результата суммирования, изадание из этого регистра поступаетна первый по порядку освободившЮсяпроцессор. Далее так же выбираетсяследующее задание, При наличии нескольких регистров, имеющих одинаковыемаксимальные значения результатовсуммирования, предпочтение отдаетсярегистру, имеющему больший порядковый номер. 4 ип, 141 36301413630 Составитель М,КудрящовТехред Л.Олийнык Корректор Г,Решетник Редактор Л.Пчелинская Подписное Аираж 04 В 11 ИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д, 4/5единичном состоянии, то элементыИ 14 открыты, а элементы И 13 закрыты.На входы 39 поступают задания.Поступающее на входы 39 ус.тройствазадание, пройдя элементы И. 2, ИЛИ 16и И 14, поступает на первую группувыходов 40 устройства, на первый процессор, Одновременно через элементИЛИ 15 первый триггер 12 устанавливается в нулевое состояние, открываются элементы И 13 первого блока и закрываются элементы И 14. Таким образом, подготавливается поступлениеочередного задания в следующий процессор, На первом входе 41 устройства появляется нулевой сигнал.Второе задание, поступающее навходы 39 устройства, пройдя элементы И 2, ИЛИ 16, И 13 и И 14, поступает во второй процессор через вторую группу выходов 40 устройства, и одновременно устанавливает второй триггер 12 через второй элемент ИЛИ 15 в нулевое состояние. При этом подготавливается поступление очередного задания в следующий процессор путем открывания элементов И 13 и закрывания элементов И 14, а на втором входе 41 устройства появляется нулевой сигнал и т.д.После выполнения задания процессор устанавливает соответствующий триггер 12 в единичное состояние единичным сигналом, поступающим на соответствующий вход 41 устройства. Очередное задание поступает на один Изобретение относится к вычислительной технике и может быть применено в многопроцессорных или многомашинных системах при распределениинагрузки процессорам,Цель изобретения - расширениефункциональных возможностей устройства за счет организации дисциплиныобслуживания заявок с динамическимиприоритетами и учета важности заданий и времени ожидания в очереди наобслуживание в мультипроцессорнойили многомасштабной системе,На фиг, 1 и 2 приведена структурная схема устройства; на фиг. 3 -структурная схема блока выполнениямаксимума; на фиг. 4 - структураузла. анализа блока выделения максимума. 2 ОУстройство, (фиг 1 и 2) содержитгруппы 1 и 2 элементов И, блок 3 регистров, элементы ИЛИ 4 и 5, элементыИ б и 7, группы 8 и 9 элементов И, элементы ИЛИ 10 и 11, триггеры 12 регистра готовности процессоров, группы 13 и 14 блоков элементов И, группы 15 и 16 элементов ИЛИ, элемент ИЛИ 17, триггер18, элемент ИЛИ 19, элемент И 20,выходы 21 элементов И 8, блок 22 30регистров, группы выходов 23 и 24блока 22, группы входов 25 бпока 22,группу входов 26 разрешения считывания блока 22, группу выходов 27 блока 22, группу сумматоров 28, элементИ 29, триггер 30, элемент 31 задержки, блок 32 выделения максимума,вход 33 блокировки работы блока 32,входы 34 блока 32, вход 35 разрешения работы блока 32, выходы 36 блока 32, группу элементов И 37, элемент ИЛИ 38, группу входов 39 заданий устройства, группы выходов 40устройства, группу сигнальных входов41 устройства и тактовый вход устройстваа.Блок 32 выделения максимума (фиг.3) содержит узлы 42 анализа, входы. 43-46 узлов 42 выходы 47-50 узлов42, элементы НЕ 51, элементы ИЛИ 52,элементы ИЛИ-НЕ 53 и элементы НЕ 54,Узел 42 (фиг. 4) состоит из элементов И 55 и 56, а также элементовИЛИ 57 и 58.Устройство для распределения заданий процессорам работает следующимобразом.В исходном состоянии эоцессорысвободны, что соответствует единичным сигналом на входах 41, триггеры12 находятся в единичном состоянии,блоки 3 и 22 регистров свободны,триггеры 18 и 30 находятся в нулевомсостоянии. С прямых выходов триггеров 12 единичные сигналы поступаютна входы элемента ИЛИ 4, С его инверсного выхода нулевой сигнал поступает на второй вход элементаИЛИ 5, на третий вход которого также поступает нулевой сигнал с прямого выхода элемента ИЛИ 1 О, а на первый вход элемента ИЛИ 5 поступаетнулевой сигнал с прямого выхода элемента ИЛИ 19, свидетельствующий отом, что блок 22 регистров свободен.Элементы И 2 открыты единичным сигналом с инверсного выхода элементаИЛИ 5, а элементы И 1 закрыты нулевым сигналом с прямого выхода элемента ИЛИ 5, Так как триггеры 12регистра готовности находится виз. свободных начиная с первого процессоров через соответствующую группу выходов 40 устройства,Так как блок 22 регистров свободен, то с его группы выходов 23 нуле 5вые сигналы поступают на входы элемента ИЛИ 19, Нулевой сигнал с егопрямого выхода поступает, помимо элемента ИЛИ 5, ца третий вход элементаИ 29, закрывая его и блокируя поступление тактовых сигналов через негона триггер 30 и запрещая, таким образом, работу блока 32 выделения максимума при свободном блоке 22 регистров,Если все процессоры заняты, чтосоответствует нулевым сигналам цавходах элемента ИЛИ 4, то единичныйсигнал с инверсного выхода элементаИЛИ 4 поступает на второй вход элемента ИЛИ 5, первый вход элементаИЛИ 11, третий вход элемента И 20,третьи входы элементов И 8 и черезэлемент ИЛИ 38 на нулевой вхоц триггера 30, который своим нулевым сигналом с прямого выхода блокирует работу блока 32. При том на инверсномвыходе элемента ИЛИ 5 появляется нулевой сигнал, закрывающий элементы30И 2, единичным сигналом с прямоговыхода элемента ИЛИ 5 открываютсяэлементы И 1. Поступившее очередноезадание через элементы И 1,поступает в блок 3 регистров.Одновременно через элемент ИЛИ 17триггер 18 устанавливается в единичное состояние, блокируя при этом нулевым сигналом с инверсного выходапрохождение тактовых сигналов черезэлемент И 20,40 Так как на выходах блока 3 присутствует нулевой сигнал, то на прямом выходе элемента ИЛИ 10 имеется еди 45 ничный сигнал, который поступает на третьи выходы элементов ИЛИ 5 и И 7.Поступление этого единичного сигнала на третий вход элемента ИЛИ 5обеспечивает поступление очередных заданий в блок 3 регистров, если в нем находится уже хотя бы одно задание.С выхода элемента ИЛИ 11 единичный сигнал поступает на второй вход элемента И 7, разрешая при этом про хождение через него тактовых сигналов на тактовый вход блока 3 регистров и ца вторые входы элементов И 8. По этим тактовым сигналам проходит счтьебоье поступающих заданий из блока 3 через открытые элементы И 8 в блок 22, 11 осле считьвация в блок 22 всех заданий на выходах блока появится нулевой сигнал. На первь вход элемента И 6 поступает единичный сигнал с инверсного выхода элемента ИЛИ 10, открывая элемент И 6 для прохождения тактовых сигналов. Поступивший тактовый сигнал устанавливает через элемент И б в нулевое состояние триггер 18. Единичный сигнал поступает на первый вход элемента И 20 с инверсного выхода триггера 18 и разрешает прохождение тактовых сигналов через элемент И 20. Разряды 1 - ш каждого регистра блока предназначены для хранения кода номера задания, разряды (гп + 1) - к предназначены для хранения кода признака приоритета данного задания, а разряды (к + 1) ,к + + и) используются для хранения результата суммирования (состояния соответствующего сумматора 28).Так как после записи поступивших заданий в блок 22 на определенных выходах групп выходов 23 блока 22 имеется ненулевой сигнал, то на прямом выходе элемента ИЛИ 19 присутствует единичный сигнал, который поступает на первый вход элемента ИЛИ 5. Таким образом нулевым сигналом с инверсного выхода элемента ИЛИ 5 блокируется прохождение поступающих на входы 39 устройства новых заданий через элементы И 2 на освобождающиеся процессоры, С инверсного выхода элемента ИЛИ 19 нулевой сигнал поступает ца второй вход элемента ИЛИ 11.Каждому регистру блока 22 поставлен в соответствие свой сумматор 28. На входы каждого сумматора подаются значения разрядов гризнака приоритета с соответствуюцих выходов 23 блока 22 и значения разрядов результирующей суммы ( которая до начала суммирования равна нулю) с соответствующих выходов 24 блока 22, которые являются слагаемыми для соответствующего сумматора 28,По поступившему тактовому сигналу на вход открытого элемента И 20 и далее на тактовые входы сумматоров производится суммирование этих слагаемых на соответствующих сумматорах 28 и запись результата суммированияс выходов этих сумматоров в разрядысоответствующих регистров блока 22через соответствующие этим сумматорам входь 1 25 блока 22. По следующемутактовому сигналу операция суммиро 5вания повторяется и т.д. Таким образом обеспечивается аппроксимированное линейное увеличение значенийпризнаков .приоритета поступивших 10заданий в зависимости от времени пребывания заданий в блоке 22 (количества тактов суммирования) и от начальной величины признака приоритета,Таким образом обеспечивается дисцип 15лина обслуживания с динамическимприо рите том, Новые (увеличив ающие ся)значения признаков приоритета хранятся в разрядах соответствующих регистров блока 22.Если на входы 39 устройства поступает новое задание, то оно записываетсячерез открытые элементы И 1 в блок3, при этом единичным сигналом с выхода ИЛИ 17 триггер 18 устанавливается в единичное состояние. Этот триггер в свою очередь, нулевым сигналом с инверсного выхода закрываетэлемент И 20 и прекращает дальнейшее поступление тактовых сигналовчерез элемент И 20 на тактовые входы сумматоров (а следовательно, приостанавливается процесс суммирования) до тех пор, пока поступившееновое задание не перепишется из блока 3 в блок 22 в соответствии с опи" 35санным алгоритмом и пока триггер 18не установится в нулевое состояние.При этом единичным сигналом с инверсного выхода триггера 18 возобновляется поступление тактовых сигналов через элемент И 20 на тактовые входы сумматоров. После этого процесс , суммирования возобновляется.Как только освобождается один из процессоров (или несколько процессоров), что соответствует наличию единичного сигнала на соответствующем входе 41 устройства, а следовательно, наличию единичного сигнала на прямом выходе соответствующего 50 триггера 12 и наличию единичного сигнала на прямом выходе элемента ИЛИ 4, то нулевым сигналом с инверсного выхода элемента ИЛИ 4 запираются элементы И 8, а также через элемент 55 ИЛИ 11 (на другом входе которого также нулевой сигнал с иь рсного выхода элемента ИЛИ 19 при наличии заданий в блоке 22) запирается элемент И 7, Таким образом прекращается поступление тактовых сигналов натактовый вход блока 3, а следовательно, прекращается и запись поступающих заданий из блока 3 в блок 22.Этим же нулевым сигналом с инверсного выхода элемента ИЛИ 4 также запирается и элемент И 20, прекращается поступление тактовых сигналовчерез элемент И 20 на тактовые входысумматоров 28, и, следовательно, операции суммирования на сумматорах 28не выполняются. Единичный сигнал спрямого выхода элемента ИЛИ 4 поступает на первый вход элемента И 29, на третий вход которого поступает единичныйсигнал с прямого выхода элемента ИЛИ 19.При этом пришедший тактовый сигналчерез элемент И 29 поступает на единичный вход триггера 30, устанавливая его в единичное состояние, С прямого выхода триггера 30 на блок 32поступает единичный сигнал, а с инверсного выхода триггера 30 на блок32- нулевой сигнал. Эти сигналы обеспечивают работу блока 32 выделениямаксимума.На входы блока 32. поступают значения соответствующих (каждой группевходов) результирующих сумм с соответствующих выходов 24 блока 22,Блок 3 состоит из узлов 42, накоторые подаются признаки результирующих сумм заданий обрабатываемогомассива так, что каждый признак результата суммирования занимает однустроку матрицы (старшие разряды слева).Для поиска максимума используетсяизвестный алгоритм поразрядного сравнения всех признаков, который состоит в следующем.На первом шаге просматриваетсясодержимое запоминающих элементовлевого (первого) столбца, т.е. старшие разряды всех регистров блока 22.Если все разряды содержат нули, тона следующем шаге просматриваютсявторые разряды всех регистров, Еслиже в первом столбце имеются как нули,так и единицы, то на втором шагепросматриваются только те признаки,которые имели в первом разряде единицы и т,д,Выде епное на последнем шаге подмножество стрс к ( частном случаеодна строка) содержит максимальные признаки.Описанный алгоритм с помощью лву - мерной итеративной сети размером 4 х х 4 реализуется следующим образом.5Допустим, что на соответствующие входы 34 блока 32 поступают сигналы 1,1,0,0 которые, в свою очередь, поступают на входы 43 соответствующих узлов 42 пе рвой строки матрицы. Н а входы 43 узлов 42 второй строки матрицы поступают соответственно сигналы 1,1,0,1 с входом 34 блока 32 на входы 43 узлов 42 третьей строки мат рицы сигналы 1,1,0,1 с входов 34 блока 32,на входы 43 узлов 42 четвертой строки матрицы - сигналы 0,1,0, 1 с входов 34.В исходном состоянии на вход 35блока 32 и далее на входы 46 первого столбца матрицы подается сигнал"0" (с прямого выхода триггера 30),который поступает на входы элементовИ 56 и 55 каждого из узлов 42 первого столбца, закрывает .эти элементыи блокирует работу всего блока, таккак на выходах элементов И 55 и 56имеется нулевой сигнал, а следовательно, на выходах элементов ИЛИ 58также нулевой сигнал, который поступает на соответствующие входы 46следующих ячеек 42 каждой из строк.На вход 33 блока 32 и далее на входы 44 узлов 42 первой строки подается сигнал "1" с инверсного выходатриггера 30,Сигнал "1" с прямого выхода триггера 30 появляется в том случае,40если свободен хотя бы один процессор, т.е. с прямого выхода элементаИЛИ 4 единичный сигнал поступает напервый вход элемента И 29, если вблоке 22 хранится хотя бы одно задание, т.е. ненулевой сигнал с прямого выхода элемента ИЛИ 19 поступаетна третий вход элемента И 29, обеспечивая прохождение тактовых сигналов через элемент И 29 на единичныйвход триггера О, на прямом выходе350которо го появляе тся сиги ал "1",Анализ признаков, поданных навходы 34 блока 32 происходит следующим образом,На вход 34 блока 32 а следова 11Этельно, и на вход 43 узла 42 подается единичный сигнал, который поступает на вход элемента И 56, ца торой вход которого поступает сигцял "1" с выхода 43 узла 42 . НаО выходе элемента И 56 будет единичный сигнал, который поступает ца вход элемента ИЛИ 58, а с его выхода - ца выход 47, узла 42 и далее на вход 46следующего узла 42 первой строки. Таким образом, данная строка выделяется для дальнейшего просмотра на следующем шаге,Единичный сигнал с выхода элемента И 56 узла 42, поступает также навход элемента ИЛИ 57, на второй входкоторого поступает сигнал 0, поступивший ца вход 44,узла 42, . Такимобразом, единичный сигнал с выходаэтого элемента ИЛИ 57 поступает навход элемента ИЛИ 57 узла 42 идалее этот сигнал точно также проходит весь столбец по вертикали черезэлементы ИЛИ 57 ячеек этого столбцаи появляется ца выходе 48 последнейячейки первого столбца. Этот единичный сигнал поступает на вход элемента НЕ 54 и нулевой сигнал с еговыхода поступает на входы 45 узлов42 перво го столбца. Таким образом,этот нулевой сигнал поступает на входэлементов И 55 каждого из узлов 42первого столбца и закрывает эти элементы.С выхода элементов И 55 нулевойсигнал поступает на первые входдсоответствующих элементов ИЛИ 58узлов 42 первого столбца и не влияетна выходные сигналы узлов.Следовательно, при наличии на входах 43 узлов 42 первого столбца хотябы одной единицы сигналы на выходахэлементов ИЛИ 58, а следовательно, ина выходах 47 соответствующих узлов42 первого столбца зависят от сигналов, поданных на входы 43 соответствующих узлов 42 первого столбца, Еслица вход 43 узла 42 подана единица,то на выходе 47 узла присутствуетединичный сигнал, если на входе 43 -нулевой сигнал, на выходе 47 - такженулевой сигнал,Для узлов 42 других столбцов выходной сигнал зависит, помимо сигналов на их входах 43, также и от сигналов поданных на входы 46 этих узлов с соответствующих выходов 47узлов 42 предыдущего столбца и характеризующих результаты анализа узловсоответствуюших строк предыдущихстоггбцов (для старших разрядов соответствующих строк),Таким образом, на выходе 47 узла 42 имеется единичный сигнал; навыходе 4узла 42едингчнь сгнал; на выходе 47, узла 42 з - единичный сигнал, а на выходе 4 гг узла 42 - нулевой сигнал, причем этотнулевой сигнал поступает на вход1046 1 узла 42, закрывает элементыИ 55 и 56 этого узла, вызывая появление нулевого сигнала на его выходе47. Далее этот нулевой сигнал поступает на вход 46 узла 42 1 и т,д,Таким образом, этот нулевой сигнал,закрывает все последующие узлы 42данной строки и исключает даннуюстроку из дальнейшего анализа.На входы 43 оставшихся (не исклю.ченных из анализа) узлов 42 второгостолбца поданы все единицы,следовательно, на выходах 47 узлов 421, 4242 имеются единичные сигналы.Й а входы 43 узлов 42 третьегостолбца поданы все нулевые сигна,гы,следовательно, элемен ты узлов тре тьего столбца И 56, на вторые входыко то рых по ступают э ти нулевые сигн а.гы с входа 43 соответствующих узлов, 30оказываются закрытьми, на выходахэлементов И 56 присутствует нулевойсигнал, который поступает на первый вход соответствующих элементов ИИ 57. Таким образом, нулевой сигнал, подан ный на вход 44 узла 42 первой строки, проходит без изменения через столбец по вертикали (через элементы ИЛИ 57 ячеек третьего столбца) и с выхода 48, поступает на элемент 40 ИЕ 54, а с его выхода единичный сигнал) подается на первые входы эле, ментов И 55 узлов третьего столбца (элементы И 56 всех узлов третьего столбца закрыты), На вторые входы 45 элементов И 55 узлов гретьего столбца подаются соответствующие сигналы с выходов узлов соответствующих строк предыдущего столбца.50Таким образом, при наличии навсех входах 43 узлов 42 строк (не исключенных из анализа) данного столбца нулевых сигналов, сигнал на выходе узлов столбца соответствует сигналу на входе 46 этйх узлов, а следовательно, соответствует сигнагу на втором входе элеме.И 55 соотве тс тв ующе го узла данно го столбца,1 ОНа вы одл 47 узлов 42 42 З42 присутствуют единичные сигналы.11 о скольку на входах 43 узлов 42последнего столбца (не исключенныхиз анализа) есть единичные, сигнагы,то сигналы на выходах узлов 42 последнего столбца зависят от сигналов на входах элементов И 56 соответствующих узлов.Таким образом, в результате просмотра матрицы на выходах 50 и 50 з,второй и третьей строк, появляютсяединичные сигналы, свидетельствующие о наличии в них максимальногочисла. На выходах 501 и 50, первойи четвертой строк имеются нулевыесигналы.Далее сигналы с выходов 50 матрицы поступают на элементы НЕ 51,ИЛИ 52 и ИЛИ-НЕ 53,В результате единичного сигналапоявляется на том выходе 36, которыйимеет наибольший порядковый номер.Каждому регистру блока 22 (входу26) соответствует свой выход 36 блока 32. На выделенном выходе 36 блока32, соответствующем регистру блока22, в котором хранится максимальноезначение результирующей суммь, появляется единичный сигнал, которыйпоступает на вход соответствующегоэлемента И 37. На второй вход этогоэлемента поступает сигнал, задержанный в элементе 31 на время, необходимое для окончания переходных процессов в блоке 32 при выделении максимального числа.С выхода соответствующего элемента И 37 единичный сигнал поступаетна соответствующий вход 26 блока 22и обеспечивает считывание заданияиз выбранного регистра, которое черезэлементы ИЛИ 16 поступает на один изосвободившихся процессоров (начинаяс первого), при этом выбранный регистр обнуляется и на соответствующих выходах 23, 27 и 24 присутствуютнулевые значения.Единичный сигнал с выхода соответствующего элемента И 3 поступает насоответствующий вход элемента ИЛИ 38,с выхода которого единичный сигналпоступает на нулевой вход триггера30, который при этом устанавливаетсяв нулевое состояние и блокирует работу блока 32.По следуюему тактовому сигналу(е сл имев тся е; гнь си Гнал напрямом выходе элемента ИЛИ , свиде:. -тельствующий о наличии освободившихся процессоров) процесс поиска максимального значения результирующей суммы в блоке 32 повторяется и происхо 5дит выдача следующего выбранного задания из блока 22 в свободный процессор,Если при этом на входы 39 устройства поступают новые задания, то оцизаписываются в блок 3, устанавливаятриггер 18 через элемент ИЛИ 17 вединичное состояние,Если все задания из блока 22 выбраны, что соответствует нулевым сигналам на его выходах, то на инверсном выходе элемента ИЛИ 19 имеетсяединичный сигнал, который поступаетчерез элемент ИЛИ 11 на элемент И 7,разрешая прохождение тактового сигнала через него и поступление этоготактового сигнала на тактовый входблока 3. Этот же единичный сигнал синверсного выхода элемента ИЛИ 19поступает на вторые входы элементовИ 9, на первые входы которых поступает единичный сигнал с прямого выходаэлемента ИЛИ 4. По тактовому сигналу,прошедшему через элемент И 7 на тактовый вход блока 3, задание из блока3 через открытые элементы И 9 и элементы ИЛИ 16 и т.д. подается на освободившийся процессор.Если имеются еще освободившиесяпроцессоры (есть единичный сигнал напрямом выходе элемента ИЛИ 4), то последующему тактовому сигналу из блока 3 через элементы И 9 и ИЛИ 16 выдается очередное задание на освободившийся процессор.Если все задания из блока 3 также выданы в освободившиеся процессоры, но при этом еще остаются свобод"ные процессоры, то на выходах блока3 имеются нулевые сигналы, которыепоступают на входы элемента ИЛИ 10,Нулевой сигнал с его прямого выходапоступает на третий вход элементаИЛИ 5. На первый и второй входы элемента ИЛИ 5 поступают соответственно нулевой сигнал с прямого выходаэлемента ИЛИ 19 и нулевой сигнал синверсного выхода элемента ИЛИ 4.Тогда нулевой сигнал с прямого выхо -да элемента ИЛ 1 5 закрывает элементы 55И 1, а единичный сигнал с инверсноговыхода элемента ИЛИ 5 открывает элементы И 2, обеспечивая поступление заданий через э.ц.мецты И 2 и ИЛИ 16и т.п. непосредственно на свободныепроцессоры, Единичный сигнал с инверсного выхода элемента ИЛИ 10 открывает элемент И 6 и по тактовомусиги алу, ио ступающему на не го, триггер 18 устацавливается в нулевое состояниее,Если из блока 22 все задания несчитываются и не остается свободныхпроцессоров (единцчцый сигнал ца инверсном выходе элемента ИЛИ 4, открывающий элементы И 8), то задания,накопленные в блоке 3 за время вы-.дачи заданий из блока 22 в освободившиеся процессоры, по тактовым сигналам, поступающим через открытый эле-.мент П 7 ца блок 3, переписываютсяв блок 22. При этом нулевой сигналс прямого выхода элемента ИЛИ 4 закрывает элементы И 9 (закрываетсявыход заданий через элементы И 9,ИЛИ 16 ца занятые процессоры) и элемент И 29 (закрывается доступ тактовых сигналов через элемент И 29 натриггер 30, находящийся в нулевомсостоянии после окончания выдачи выделенных сигналов считывания с выходов блока 35, т.е, це вырабатываются сигналы "1" с прямого выхода триггера 30 и "0" с его инверсного выхода, необходимые для работы блока32). После освобождения блока 3,что соответствует нулевым сигналамна его выходах и ца входах элементаИЛИ 10, единичным сигналом с инверсного выхода элемента ИЛИ 10, поступающим на вход элемента И 6, разрешается прохождение тактового сигналачерез элемент И 6 на нулевой входтриггера 18, Единичный сигнал с егоинверсного выхода поступает на первый вход элемента И 20, на третийвход которого подается также единичный сигнал с инверсного выхода элемента ИЛИ 4, Такимобразом, разрешается прохождение тактовых сигналовчерез элемент И 20 на тактовые входысумматоров 28 и по ним осуществляется выполнение операций суммированияс содержкп;м блока 22,Если один или несколько процессоров освобождается (нулевой сигнална инверсном выходе элемента ИЛИ),то поступление тактовых сигналов натактовые входы сумматоров через элемент И 20 прекращается, процесс суммирования прекращается, новые посту 1/1363пивших задания из блока 3 в блок 22не поступают (вновь постушпзшие задания накапливаются в блоке 3) и открывается элемент И 29, обеспечиваяпрохождение тактовых сигналов наединичный вход триггера 30 (установление его в единичное ссстояние),Таким образом обеспечивается работаблока 32, производящего выделениемаксимального значения, и выдачавыбранных заданий из блока 22 на освободившиеся процессоры,Формула изо бре тенияУстройство для распределения заданий процессорам, содержащее регистрготовности процессоров, первый элемент И, первый блок регистров, тригруппы элементов И, две группы элементов ИЛИ, три элемента ИЛИ, первую и вторую группы блоков элементовИ, причем группа входов заданий устройства соединена с первыми входамиэлементов И первой и второй групп,выходы элементов И первой группы соединены с группой входов первого блока регистров, установочные входырегистра готовности процессоров подключены к соответствующим сигнальным входам устройотва, управляющиевходы блоков элементов И первой ивторой групп соединены соответственно с инверсным и прямым выходамиодноименных разрядов регистра готовности процессоров, группа выходовкаждого блока элементов И первойгруппь 1 соединена с группой входов следующего блока элементов И первой группы и группой входов следующего блока элементов И второй группы, группы выходов блоков элементов И второй группы соединены с группами входов одноименных элементов ИЛИ первой группы и группами информационных выходов устройства, выход каждого элемента ИЛИ первой группы соединен с нулевым входом одноименного разряда регистра готовности процессоров, к прямым выходам которого подключе О ны входы первого элемента ИЛИ, группа выходов первого блока регистров соединена с первыми входами элементов И третьей группы и выходами второго элемента ИЛИ; прямой выход кото рого соединен с первыми входами первого элемента И третьего элемента ИЛИ, второй вход первого элемента И соединен с тяктогии холом ус трой ств, второй вход и выход третьего элемента ИЛИ соединены соответственно сс инверсным выходом первого элементаИЛИ и с вторыми входами элементов Ипервой группы, выход первого элемента И соединен с тактовым входом перво го блока регистров, инверсный выход третьего элемента ИЛИ соединенс вторыми входами элементов И второйгруппы, выходы которых соединены спервыми входами элементов ИЛИ второйгруппы, вторые входы которых соединены с выходами элементов И третьейгруппы, выходы элементов ИЛИ второйгруппы соединены с группами входовпервых блоков элементов И первой ивторой групп, о т л и ч а ю щ е ес я тем, что, с целью расширенияФункциональных возможностей за счеторганизации дисциплины обслуживаниязаявок с динамическим приоритетом иучета важности заданий и времени ихожидания в очереди на обслуживаниев мультипроцессорной или многомашин -ной системе, в него введены второйблок регистров, четвертая и пятаягруппы элементов И, группа суммато -ров, второй, третий, четвертый, пятый, шестой и седьмой элементы И,блок выделения максимума, элементзадержки, первый и второй триггеры,причем выходы первого блока регистров соединены с первыми входами элементов И четвертой группь 1, выходыкоторых подключены к первой группевходов второго блока регистров, тактовый вход устройства соединен с первыми входами в торо го третье го ичетвертого элементов И, выходы элементов И первой группы соединены свходами четвертого элемента ИЛ 4, выход ко то ро го подключен к единичномувходу первого триггера, нулевой входкоторого соединен с выходом второгоэлемента И, инверсньй выход первоготриггера подключен к второму входучетвертого элемента И, третий входкоторого соединен с инверсным выходом первого элемента ИЛИ, вторымивходами элементов И четвертой группы, первым входом пятого элементаИЛИ и первым входом шестого элементаИЛИ, выход пятого элемента ИЛИ соединен с третьим входом первого элемента И, прям й выход первого элемента ИЛИ соединен с вторыми входамиэлементов И трет; ей группы и вторымвходом тре тье го элемен та И, каждаяпара групп выходов регистров второгоблока регистров соединена с группами входов соответствующих сумматоровгруппы, выходы которых подключены ксоответствующим группам входов каждого регистра второго блока регистров,первые группы выходов каждой парыгрупп выходов регистров второго блока регистров подключены к входам седьмого элемента ИЛИ, прямой выход которого соединен с третьим входом третьего элемента ИЛИ и треть я входомтретьего элемента И, инверсный выходседьмого элемента ИЛИ соединен с третьими входами элементов И третьейгруппы и вторым входом пятого элемента ИЛИ, выход четвертого элемента Исоединен с тактовыми входами сумматоров группы, вторые группы выходовкаждой пары групп выходов второгоблока регистров соединены с группой входов блока выделения максимума,выходы которого соединены с первымивходами элементов Й пятой группы,выходы которых соединены с группойвходов разрешения считывания второгОблока регистров и входами шестогоэлемента ИЛИ, выход которого подключен к нулевому входу второго триггера, вторые входы элементов И пятойгруппы соединены с выходом элементазадержки, вход которого подключен кпрямому выходу второго триггеравыход третьего элемента И соединен сединичным входом второго триггера,прямой и инверсный выходы второготриггера соединены с входом разрешения и блокировки блока выделения максимума соответственно, первая группавыходов второго блока регистров соединена с третьими входами элементовИЛИ второй группы.