Генератор псевдослучайных процессов

,. 1974.ЧАЙНЫХ ПР ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙОПИСАНИЕ ИЗ 3817146/24-2122, 11. 8430.09.86. Бвл.У 36Иркутский ордена Трого Знамени политех(57) Изобретение относится к импу ной технике. Цель изобретения - р ширение функциональных возможност за счет управления видом автокор ляционной функции генерируемого пр цесса. Для достижения даннойцел генератор псевдослучайных чисел, держащий первый 3, второй 4 и т 5 арифметические блоки, первый гистр 2 памяти, второй регистр мяти, счетчик 7, первый блок 8 ти, дешифратор 9 адреса, третий гистр 10 памяти, датчик 11 рабо цикла, счетчик 12 цикла, второй , памяти 13, регистр 14 команд, к мутатор 15, блок 16 буферной п ретий ре па" памяречегоблок омамяти,блока, первый вход которого соединен с первым входом второго ключа, выход которого объединен с выходом первого ключа и соединен с выходом второго арифметического блока, четвертый вход которого соединен с вторыми входами первого и второго ключей, третьи входы которых соединены соответственно с первым и вторым выходами схемы сравнения, вход которой соединен с выходом второго сумматора.4, Генератор по п.1, о т л и - ч а ю щ и й с я тем, что третий арифметический блок содержит первый и второй сумматоры, регистр, схему сравнения, первый и второй ключи, выход регистра соединен с первым входом первого сумматора, выход которого соединен с первым входом первоа го ключа и первым входом второго сумматора, выход которого соединен с входом схемы сравнения, первый выход которой соединен с вторым входом первого ключа, выход которого объединен с выходом второго ключа и соединен с выходом третьего арифметического блока, третий вход которого соединен с третьим входом первого ключа и первым входом второго ключа, второй вход которого соединен с вторым выходом схемы сравнения, третий вход второго ключа соединен с вторым входом второго сумматора и является первым входом третьего арифметического блока, второй вход которого соединен с вторым входом первого сумматора.5. Генератор по п, 1, о т л и ч а ю щ и й с я тем, что счетчик цикла содержит счетчик адреса, схему сравнения и регистра адреса, выход которого соединен с первым входом схемы сравнения, выход которой, соединен с первым входом счетчика адреса и является вторым установочным входом счетчика цикла, первый установочный вход которого соединен с вторым входом счетчика адреса, выход которого соединен с вторым вхо 1 дом схемы сравнения и является выходом счетчика цикла, вход котсрого соединен с третьим входом счетчикаадреса.6. Генератор по п.1, о т л ич а ю щ и й с я тем, что коммутатор содержит ч .тыре линии задержки, шесть регистров, восемь схем сравне 50 татара и объединен с выходом второгорегистра адреса, вход которого соединен с третьим выходом коммутатора, входом третьей линии задержки, первым выходом шестой схемы сравнения, выходом третьего ключа и первым выходом восьмой схемы сравнения, второй выход которой объединен с первым выходом четвертой схемы сравнения 5 10 15 20 25 30 35 40 45 ния, пять ключей, три счетчика, два регистра адреса, первый вход первого ключа является первым входом коммутатора и соединен с первыми входами второго и пятого ключей, выходы которых соединены соответственно с первыми входами второго и третьего счетчиков, вторые входы которых соединены соответственно с выходами четвертой и третьей линий задержки, выход первого регистра соединен с первым входом первой схемы сравн:. - ния, первый выход которой соединен с первым входом второй схемы сравнения второй вход которой соединен с выходом второго регистра, второй вход коммутатора соединен с вторым входом первой схемы сравнения, второй выход которой соединен с вторым входом первого ключа, десятым выходом коммутатора и входом первой линии задержки, выход которой является первым, четвертым, седьмым выходами коммутатора и соединен через вто- рую линию задержки с пятым выходом коммутатора, восьмой выход которого соединен с вторым входом второго ключа и первым выходом второй схемы сравнения, второй выход которой соединен с первым входом пятой схемы сравнения, второй вход которой соединен с выходом четвертого регистра, выход пятого регистра соединен с первым входом седьмой схемы сравнения, второй вход которой соединен с первым выходом пятой схемы сравнения, второй выход которой соединен с вторым входом пятого ключа и шестым выходом коммутатора, второй выход которого соединен с входом первого регистра адреса, первым выходом третьей схемы сравнения, входом четвертой линии задержки и первым выходом седьмой схемы сравнения, второй выход которой соединен с первым входом восьмой схемы сравнения, второй вход которой соединен с выходом шестогорегистра, выход первого регистра адреса является девятым выходом комму 19 26 оцупа и является двенадцатым выходом коммутатора, одиннадцатый выход которо-,го соединен с выходом четвертогоключа,первый вход которого соединеч с первым входом третьего ключаи вторым выходом четвертой схемысравнения, первый вход которой соединен с выходом первого счетчика, первый вход которого соединен с вторымвходом третьего ключа и вторым выходом третьей схемы сравнения, первый вход которой соединен с выходом второго счетчика, выход третьегосчетчика соединен с первым входомшестой схемы сравнения, второй входкоторой соединен с выходом третьегорегистра, вторым входом третьей схемы сравнения и вторым входом четвертой схемы сравнения, выход первогоключа соединен с вторым входомпервого счетчика, третий вход которого соединен с вторьв входом четвер-,того ключа и вторым выходом шестойсхемы сравнения.1261087 п г г Оое. ЕСоставитель Ю. Бурмистро ая Техред М.Ходанич едак 43/56 ТирВНИИПИ Государспо делам изоб13035, Москва,к одписное а афи ое предприятие жгород, ул ектная,Производственно-и аж 816 венногетений -35,омитета ССоткрытийская наб.,Корректор, А, Тяско1261087 индексный регистр 17, введен цифровой генератор 1 функции одной переменной, В описании изобретения приведены примеры выполнения первого, второго и третьего арифметических блоков,а также счетчика цикла и коммутатора, Введение цифрового генера 1Изобретение относится к импульсной технике,Целью изобретения является расширение функциональных возможностейза счет управления видом автокорреляционной функции генерируемогопроцесса.На фиг. 1 представлена структурная схема генератора псевдослучайныхпроцессов; на фиг.2 - схема первогоарифметического блока; на фиг.3 то же, второго блока; на фиг,4 -третьего блока, на фиг.5 - счетчикцикла; на фиг,6 - коммутатор.Генератор псевдослучайных процессов (фиг.1) содержит цифровой генератор 1 функции одной переменной,первый регистр 2 памяти, первый 3,второй 4 и третий 5 арифметическиеблоки, второй регистр 6 памяти, .счет-,чик 7, первый блок 8 памяти, дешифратор 9 адреса, третий регистр 1 Опамяти, датчик 11 рабочего цикла,счетчик 12 цикла, второй блок 13 памяти, регистр 14 команд, коммутатор15,блок. 16 буферной памйти, индексный регистр 17. Выход дешифратора9 адреса соединен с входом первогоблока 8 памяти, выход которого соединен с входом третьего регистра 10памяти, Выход датчика 11 рабочегоцикла соединен с входом счетчика 12цикла, выход которого соединен свходом второго блока 13 памяти, выход которого соединен с входом регистра 14 команд. Выход блока 16буферной памяти соединен с входоминдексного регистра 17, выход которого соединен с первым входом коммутатора 15 первый выход которогосоединен с входом счетчика 7, суммирующий и вычитающий входы которогосоединены соответствеНно с вторым тора одной переменной позволяет управлять динамическими свойствамигенерируемой реализации, перестраивая тем самым их по необходимым потребителю правилам в ходе процесса генерирования. 6 з.п. ф-лы,6 ил. 2и третьим выходами коммутатора 15,четвертый выход которого соединенс первым входом первого регистра 2памяти, первый, второй и третий вы .ходы которого соединены соответственно с первыми входами первого 3,;второго 4 и третьего 5 арифметических блоков. Первый, второй и третийвыходы счетчика 7 соединены соот О ветственно с вторыми входами первого 3, второго 4 и третьего 5 арифметических блоков. Первый выход второго регистра 6 памяти соединен с. третьим входом первого арифметического 15 блока 3; четвертый вход которогосоединен с пятым выходом коммутатора15, шестой выход которого соединенс третьим входом третьего арифметического блока 5, выход которого сое динен с первым входом блока 16 буферной памяти, второй вход которого соединен с выходом второго арифметического блока 4, третий вход которого соединен с вторым выходом 25 второго регистра 6 памяти, вход которого соединен с седьмым выходомкоммутатора 15, восьмой выход которого соединен с четвертым входомвторого арифметического блока 4, ЗыЗО ход первого арифметического блока 3соединен с третьим входом блока 16буферной памяти. Выход регистра 14команд соединен с вторым входом коммутатора 15, девятый выход которого З 5 соединен с входом дешифратора 9адреса. Выход цифрового генератора1 функции одной переменной соединенс вторым входом первого регистра 2памяти. Вход цифрового генератора 4 О 1 функции одной переменной соединенс десятым выходом коммутатора 15,одиннадцатый и двенадцатый выходыкоторого соединены соответственнос первым и вторым установочными входами счетчика 12 цикла,Первый арифметический блок 3(фиг.2) содержит первый 18, второй19, третий 20 и четвертый 21 сумматоры, первый 22, второй 23 и третий24 регистры, схему 25 сравнения.первый 26, второй 27 и третий 28ключи, Первый вход первого сумматора 18 является первым входом первого арифметического блока 3 и соединен с первым входом третьего сумматора 20, выход которого соединен спервым входом первого ключа, соединенного с первым входом первого регистра 22, второй вход которого соединен с выходом первого сумматора18, второй вход которого являетсявторым входом первого арифметического блока 3, четвертый вход которого соединен с третьим входом первого сумматора 18 и первым входомтретьего регистра 24, выход которогосоединен с первым входом второгоключа 27 и первым входом четвертогосумматора 21, выход которого соединен с первым входом третьего ключа28, второй вход которого соединенс вторым входом первого ключа 26и первым выходом схемы 25 сравнения, 30второй выход которой соединен с входом второго ключа 27, выход которогоявляется выходом первого арифметического блока 3, третий входкоторого соединен с первым входом второго З 5сумматора 19, второй вход котерого соединен с выходом первого регистра 22 и вторым входом третьего сумматора 20. Выход второго сумматора19 соединен с входом схемы 25 сравкения. Выход в .орого регистра 23соединен с вторым входом четвертогосумматора 21.Второй арифметический блок 4(фиг.З) содержит первый 29 и второй 4530 сумматоры, схему 31 сравнения,первый 32 и второй 33 ключи. Первыйвход первого сумматора 29 являетсятретьим входом второго арифметического блока и соединен с первым входом второго сумматора 30, второйвход которого соединен с первым вхо;дом первого ключа 32 и выходом первого сумматора 29, второй вход которого является вторым входом второгоарифметического блока 4, первый входкоторого соединен с первым входом, второго ключа 33, выход которого объединен с выходом первого ключа 32 и соединен с выходом второго арифметического блока 4, четвертый вход которого соединен с вторыми входами первого 32 и второго 33 ключей, третьи входы которых соединены соот-. ветственно с первым и вторым выходами схемы 31 сравнения, вход которой соединен с выходом второго суммато- р ра 30.Третий арифметический блок 5 (фиг.4) содержит первый 34 и второй 35 сумматоры, регистр 36, схему 37 сравнения, первый 38 и второй 39 ключи. Выход регистра 36 соединен с первым входом первого сумматора 34, выход которого соединен с первым входом первого ключа 38 и первым вхо"дом второго сумматора 35, выход которого соединен с входом схемы 37 сравнения, первый выход которой соединен с вторым входом первого ключа 38, выход которого объединен с выходом второго ключа 39 и соединен с выходомтретьего арифметического блока 5, третий вход которого соединен с тре" тьим входом первого ключа 38 и первым входом второго ключа 39, второй вход которого соединен с вторым выходом схемы сравнения. Третий входвторого ключа 39 соединен с вторымвходом второго сумматора 35 и является первым входом третьего арифметического блока 5, второй вход которого соединен с вторым входом первого сумматора 34,Счетчик 12 цикла (фиг.5) содержитсчетчик, 40 адреса, схему 41 сравнения,и регистр 42 адреса, выход которого соединен с первым входом схемы сравнения, выход которой соединенс первьвч входом счетчика 40 адресаи является вторым установочным входом счетчика 12 цикла, первый уста-новочный вход которого соединен свторым входом счетчика 40 адреса,выход которого соединен с вторымвходом схемы 41 сравнения и являетсявыходом счетчика 12 цикла, вход которого соединен с третьим входом счетчика 40 адреса.Коммутатор 15 (фиг.6) содержит четыре линии 43"46 задержки, шесть регистров 47-52, восемь схем 53-60сравнения, пять ключей 61-65, трисчетчика 66,67,68, два регистра 69,70 адреса. Первый вход первого ключа 61 является первым входом коммутатора 15 и соединен с первыми вхо дами второго 62 и пятого 65 ключей, выходы которых соединены соответственно с первыми входами второго 67 и третьего 68 счетчиков, вторые входы которых соединены соответственно с выходами четвертой 46 и третьей 45 линий задержек. Выход первого регистра 47 соединен с первым входом первой схемы 53 сравне ния, первый выход которой соединен с первым входом второй схемы 54 сравнения, второй вход которой соединен с выходом второго регистра 48. Второй вход коммутатора 15 соединен со вторым входом первой схемы 53 сравнения, второй выход которой соединен с вторым входом первого ключа 61, десятым выходом коммутатора и входом первой линии 43 задержки, выход которой является первым, четвертым, седьмым выходами коммутатора15 и соединен через вторую линию 44 задержки с пятым выходом коммутатора 15, восьмой выход которого соединен с вторым входом второго ключа 62 и первым выходом второй схемы 54 сравнения, второй выход которой соединен с первым входом пятой схемы57 сравнения, второй вход которой соединен с выходом четвертого регистра 50. Выход пятого регистра 51 соединен с первым входом седьмой схемы 59 сравнения, второй вход которойсоединен с первым выходом пятой схе мы 57 сравнения, второй выход которойсоединен с вторым входом пятого ключа 65 и шестым выходом коммутатора15, второй выход которого соединенс входом первого регистра 69 адреса, 40первым выходом третьей схемы 55 сравнения, входом четвертой линии 46задержки и первым выходом седьмойсхемы 59 сравнения, второй выходкоторой соединен с первым входом 45восьмой 60 схемы сравнения, второйвход которой соединен с выходом шестого регистра 52. Выход первого регистра 69 адреса является девятымвыходом коммутатора 15 и объединен 50с выходом второго регистра 70 адреса,вход которого соединен с третьимвыходом коммутатора 15, входо; третьей линии 45 задержки, первым выходом шестой схемы 58 сравнения, вы ходом третьего ключа 63 и первым выходом восьмой схемы 60 сравнения, второй выход которой объединен с ервым выходом, четвертой схемы 56 сравнения и является двенадцатым выходом коммутатора 15, одиннадцатый выход которого соединен с выходом четвер-того ключа 64, первый вход которого соединен с первым входом третьего ключа 63 и вторым выходом четвертой схемы 56 сравнения, первый вход которой соединен с выходом первого счетчика 66, первый вход которого соединен с вторым входом третьего ключа 63 и втор;м выходом третьей схемы 55 сравнения, первый вход которой соединен с выходом второгс счетчика 67, Выход третьего счетчика 68 соединен с первым входом шестой схемы 58 сравнения, второй вход которой соединен с выходом третьего регистра 49, вторым входом третьей схемы 55 сравнения и вторым входом четвертой схемы 56 сравнения, Выход первого ключа 61 соединен с вторым входом первого счетчика 66, третий вход которого соединен с вторым входом четвертого ключа 64 и вторым выходом шестой схемы 58 сравнения.Цифровой генератор 1 функции одной переменной выполнен в соответствии с известным устройством.Генератор псевдослучайных процессов работает следующим образом.Такт генерирования псевдослучайного процесса начинается с выработки датчиком 11 рабочего цикла тактового сигнала, который поступает в счетчик 12 цикла, Этот сигнал вызывает выдачу содержимого счетчика 40 адреса на выход счетчика 12 цикла: Счетчик 40 адреса в исходном состоянии содержит адрес первой команды. Одновременно с этим текущий адрес, хранящийся в счетчике 40 адреса, сравнивается схемой 41 сравнения с адресом последней, пятой команды, записанным в регистре42 адреса, и адрес в счетчике 40 адреса увеличивается на единицу, Если адреса на входах схемы 41 сравнения не совпадают, то на выходе схемы 41 сравнения сигнал не вырабатывается. В противном случае сигнал с выхоца схемы 41 сравнения устанавливает счетчик 40 адреса в начальное состояние, соответствующее адресу первой команды.Адрес первой команды с выхода счетчика 12 цикла поступает в блок 13 памяти, вызывает выдачу на вы 1261087 8ход блока 13 памяти кода первой команды и запись его в регистр 14 команд. Из регистра 14 команд код первой команды по шине поступает на второй вход коммутатора 15. 5При поступлении на второй вход коммутатора 15 кода первой команды проверяется, являетс ли он кодом первой команды. Для этого содержимое первого регистра 47 первой команды (код этой команды) сравнивается с кодом, поступившим на второй вход коммутатора 15. Сравнение производится первой схемой 53 сравнения. Если коды совпали, то на втором вы-5 ходе схемы 53 сравнения вырабатывается сигнал, который поступает на десятый выход коммутатора 15, вход первого ключа 61 и через первую линию 43 задержки - на первый, четвертый, седьмой выходы коммутатора 15, а че" рез линии 43, 44 задержки - на пятый выход.Выходной сигнал с десятого выхода коммутатора 15 поступает на вход цифрового генератора 1 функции одной переменной, который работает следующим образом. В его память записываются до начала работы всего генератора псевдослучайных процессов абсциссы Т и ординаты 9 нелинейной функции. После поступления сигнала на вход цифрового генератора 1 функции одной переменной он автоматически вычисляет наклон данного отрезка аппрокси мирующей функции, и ордината этой функции с его выхода записывается в первый регистр .2 памяти.После этого по сигналу на четвертом, седьмом и первом выходах ком мутатора 15 содержимое соответственно первого регистра 2 памяти (ордината функции одной переменной в целочисленном виде или количество чисел исходной реализации, подлежащее 45 передаче в выходную реализацию), второго регистра 6 памяти (объем исходной реализации, хранящейся в блоке . 8 памяти) и счетчика 7 (текущий номер ячейки блока 8 памяти, нз которой 50 выбрано последнее число выходной реализации) передается в первый 3 второй 4 и третий 5 арифметические блоки.По сигналу на пятом выходе комму татора 15 первый арифметический блок 3 вычисляет к пичество изменений порядка формирования адреса дешифратором 9 адреса. Под изменением порядка формирования адреса дешифратором 9 адреса понимается изменение на про. тивоположный порядка отсчета адресов. Если адреса блока 8 памяти изменялись в сторону увеличения, то противоположное ему изменение адреса - в сторону уменьшения.Пусть К - количество чисел исходной реализации, подлежащее передаче на выходную шину (содержимое регистра 2 памяти, передаваемое на его первый выход), Н - объем исходной реализации (содержимое регистра 6 памяти, передаваемое на его первый выход), А - текущий номер ячейки первого блока 8 памяти, из которой выбрано последнее число исходной реализации (содержимое счетчика 7, передаваемое на его первый выход), В - число изменений порядка формирования адреса дешифратором 9 адреса,Первый арифметический блок 3 работает следующим образом. Сигнал на его четвертом входе, подаваемый на первый (установочный в нуль) вход третьего регистра 24, устанавливает нулевое состояние этого регистра (В 0) . Посредством первого сумматора 18 вычисляется сумма С=А+К, которая записывается в первый регистр 22, Второй сумматор 19 вычисляет разность С-Н, которая проверяется на знак в схеме 25 сравнения. Если (С-Н)60, то значение этой разности передается на первый вход второго ключа 27. В противном случае, т,е, при (С-Н 0, в третьем сумматоре 20 вычисляется разность С=С-Н, которая через первый ключ 26 поступает в первый регистр 22. Запись в регистр 22 допускается только в том случае, если на обоих входах ключа 26 имеются сигналы. Одновременно с вычислением новой разности С=С-Н в четвертом сумматоре 21 величина В увеличивается на единицу (ВВ+1). При этом В выбирается с выхода третьего регистра 24, а единица - из второго регистра 23 . Обновление содержимого третьего регистра 24 (запись нового В) производится только при наличии сигналов на обоих входах третьего ключа 28, Результат работы первого арифметического блока 3 (число изменений,порядка формирования адреса, число В) поступает на его выход при10 12610 87 9наличии сигналов на обоих входахвторого ключа 27,Выходной информационный сигналпервого арифметического блока Э поступает на вход блока 16 буферной памяти и, пройдя через него и индексный регистр 17, поступает на первыевходы первого 61, второго 62 и пятого 65.ключей коммутатора 15 Таккак выполняется первая команда, то 10первый ключ 61 открывается и передает число изменений порядка формирования адресов блока 8 памяти (выходпервого арифметического блока 3) напервый вход счетчика 66, устанавливая его в новое состояние,На этом выполнение первой команды заканчивается,Следующим тактовым сигналом датчика 11 рабочего цикла из счетчика 20, 40 адреса в счетчике 12 цикла текущий адрес (адрес второй команды) передается на выход счетчика 12 циклаи на вход схемы 41 сравнения, Содержимое счетчика 40 адреса увеличивает ся на единицу. Так как текущий адресна входе схемы 41 сравнения не совпадает с адресом пятой (последней)команды, хранящимся в регистре 42 адреса, то сигнал на выходе схемы 41 ЗОсравнения не вырабатывается.Адрес второй команды с выходасчетчика 12 цикла поступает в блок13 памяти, вызывает выдачу на выходэтого блока кода второй команды и 35запись его в регистр 14 команд, изкоторого код второй команды поступает в коммутатор .15,Так как код этой команды на входене соответствует коду первой команды (это устанавливается путем сравнения его схемой 53 сравнения с содержимым регистра 47 первой команды),то он без изменения через первый выход схемы 53 сравнения передается 45на первый вход схемы 54 сравнения.где сравнивается с кодом второй команды, записанным в регистре 48 и подаваемым на второй вход схемы 54сравнения. На первом выходе схемы 5054 сравнения воспроизводится сигнал,который поступает на восьмой выходкоммутатора 15 и на второй вход ключа 62 коммутатора 15,По сигналу на восьмом выходе коммутатора 15 второй арифметическийблок 4 вычисляет количество ячеекблока 8 памяти, содержимое которых передается через регистр 10 памятина выходную Вину устройства при увеличении адресов блока 8 памяти, Дляэтого из содержимого регистра б памяти (объем исходной реализации)вычитается содержимое счетчика 7 (номер ячейки) блока памяти, из которойвыбрано последнее числа выходнойреализации), Результат вычитания выдается на выход второго арифметического блока 4 при условии, что онменьше количества ячеек, содержимое которых подлежит передаче на выходы устройства. (содержимое регистраб памяти). В противном случае результатом работы второго арифметического блока 4 является содержимое регистра 2 памяти.При этом сумматор 29 осуществляетвычисление разности между объемомреализации (содержимое регистра бпамяти, передаваемое на третий входвторого арифметического блока 4)и номером последней использованнойячейки блока 8 памяти (содержимоесчетчика 7, передаваемое на второйвход второго арифметического блока4), Второй сумматор 30 и схема 31сравнения производят сравнениерезультата вычитания с объемом исходной реализации, Ключи 32 и 33 ор.ганизуют передачу на второй вход бло-.ка 16 буферной памяти либо результата вычитания в первом сумматоре 29(ключ 32), либо содержимого регистра 2 памяти (ключ 33) .Выходной сигнал второго арифметического блока 4 поступает на входблока 16 буферной памяти и, пройдячерез него и индексный регистр 17,поступает на первые входа ключей 61,62 и 65. Так как выполняется втораякоманда, то ключ 62, открывается ипередает количество чисел, записан-ных в блоке 8 памяти, содержимое которых передается через регистр 10памяти на выход устройства при увеличении адресов блока 8 памяти, наустановочный вход счетчика 67.На этом выполнение второй команды заканчивается,Следующим тактовым импульсом датчика 11 рабочего. цикла, по аналогиис предыдущими командами, на второмвходе коммутатора 15 воспроизводит-ся код третьей команды.Так как код команды на втором входе коммутатора 15 не соответствуеткодам первой и второй команд (что с другими командами на втором входе устанавливается путем его сравнена коммутатора 15 воспроизводится код схемой 53 сравнения с содержимым четвертой команды. Так как код этой регистра 47 и схемой 54 сравнения - команды не совпадает с кодами первой, с содержимым регистра 48), то он без 5 второй, третьей команд, то он прове- изменения через выходы схем 53 и 54 ряется схемой 59 сравнения и регистсравнения передается на первый вход ром 51. Если принят коц четвертой схемы 57 сравнения, где он сравни- команды, то сигнал, поданный через вается с кодом третьей команды, эа- регистр 69 адреса на девятый выход писанным в регистре 50. Сигнал с вы О коммутатора 15, вырабатывает серию хода схемы 57 сравнения поступает сигналов, по которым в дешифратор на шестой выход коммутатора 15 и на 9 адреса передаются коды, увеличи- первый вход ключа 65. вающие адреса блока 8 памяти на едиПо этому сигналу третий арифмети-. ницу и одновременно увеличивается ческий блок 5 определяет текущий ад на единицу содержимое счетчика 7. рес ячейки блока 8 памяти, из кото- Длина серии сигналов определяется рой выбрано последнее число выходной содержимым счетчика 67, уменьшаемым реализации, уменьшенный на единицу, на единицу при каждой выработке если этот номер меньше количества сигнала на выходе схемы 55 сравнечисел, подлежащих передаче на выход 20 ния, который появляется только в на данном шаге (содержимое регистра том случае, когда в счетчике 67 за памяти). В противном случае резуль- писано положительное число, Как татом работы третьего арифметическо- только счетчик 67 переходит в нулего блока 5 является содержимое счет- вое состояние, вырабатывается сигнал чика 7, на выходе схемы 55 сравнения, по коПри этом сумматор 34 и регистр 36 торому уменьшается на единицу со- вычисляют уменьшенный на единицу держимое,первого счетчика 66, что номер ячейки блока 8 памяти, из кото- обеспечивается открытие сигналом на рой выбрано последнее число выходной выходе схемы 56 сравнения ключа 63. реализации (содержимое счетчика 7, 30 Если счетчик 66 переходит в отрицапередаваемое на второй вход третье- тельное состояние (что проверяется го арифметического блока 5) . СумматоР схемой 56 сравнения и регистром 49, 35 и схема 37 сравнения реализуют содержимое которого равно нулю), сравнение результата на выходе сУмма- сигнал об этом передается в счетчик тора 34 с количеством чисел, подлежа12 цикла, который переводится в исщих передаче на выход устройства на ходное состояние. Если содержимое данном шаге (хранящемся в регистре счетчика 66 в ходе выполнения чет памяти) . Ключи 38 и 39 организуют вертой команды (ключ 63 открыт) оспередачу на выход третьего арифмети- талось неотрицательным, то выполнеческого блока 5 либо результата вычи-Ю ние.четвертой команды заканчивается. тания в первом сумматоре 34 (ключ Следующим тактовым импульсом дат38), либо содержимого регистра 2 па- чика 11 рабочего цикла по аналогиимяти (ключ 39) . с предыдущимикомандами на второмВыходной сигнал третьего арифме- входе коммутатора 15 воспроизводиттического блока 5, пройдя через 45 ся код пятой команды. При этом счет- блок 16 буферной памяти и индексный чик 40 адреса в счетчике 12 цикла регистр 17, поступает на первый переводится в исходное состояние, вход коммутатора 15 и, так как вы- соответствующее адресу первой команполняется третья команда, то ключ дМ, так как содержимое регистра 42 65 открывается и передает номер ячейадреса совпало с содержимым счетчики блока 8 памяти, из которой выб- ка 40 адреса и схема 41 сравнения рано последнее число выходной реали- вырабатывает сигнал на своем выхоэации, на установочный вход счетчи" де .ка 68. Если код на втором входе коммутаНа этом выполнение третьей коман тора 15 не совпадает с кодами первой, ды заканчивается, второй. третьей и четвертой команд,Следующим тактовым импульсом дат- то он проверяется схемой 60 сравнечика 11 рабочего цикла по аналогииния с кодом пятой команды, хранящим 13 1261087 1435 40 50 55 ся в регистре 52. Если это не пятаякоманда, то коммутатор 15 вырабатывает сигчал на своем двенадцатомвыкоде для перехода к новому циклукоманд (устанавливается счетчик 40адреса в счетчике 12 цикла в исходное состояние, соответствующее адресу первой команды). Если выполняетсяпятая команда, то производится выработка серии сигналов, по которым дешифратор 9 адреса получает коды,уменьшающие на единицу адреса, и содержимое счетчика 7 также уменьшается на единицу. Передача сигнала надевятый выход коммутатора 15 от схемы 6 сравнения осуществляется с.переформированием его в величину,изменяющую адрес в сторону уменьшения, с помощью содержимого регистра 70 адреса, Длина серии сигналовопределяется содержимым счетчика 68, .уменьшаемым на единицу при каждойвыработке сигнала выходе схемы 58сравнения и прохождении его черезлинию 45 задержки, который появляется только в том случае, когда всчетчике 6 записано положительйоечисло. Как только счетчик 68 переходит в нулевое состояние, что определяется путем сравнения его содержимого схемой 58 сравнения с нулем,хранящимся в регистре 49, вырабатывается сигнал на выходе схемы 58сравнения, по которому уменьшаетсяна единицу содержимое счетчика 66.Если счетчик 66 переходит в дфгрицательное состояние (что проверяетсясхемой 56 сравнения), сигнал об этомпереводит счетчик 40 адреса в счетчике 12 цикла в исходное состояние.Если счетчик 66 содержит неотрицательное число и выполняется пятаякоманда (сигнал на выходе ключа 64),то осуществляется переход на выполнение третьей команды по сигналу,вырабатьгваемому на одиннадцатом выходе коммутатора 15,Такт генерирования очередной серии импульсов выходного псевдослучайного процесса на основе хранящейся в блоке 8 памяти исходной реализации заканчивается установкой счетчика 40 адреса в счетчике 12 циклав исходное состояние, соответствующее адресу первой команды.Ь Рассмотрим алгоритм работы устройства. Пусть в блоке 8 памяти хранится исходная реализация объемом Н=5, т,е, в регистре 6 памяти записано число "5", а значения выборки находятся в ячейках блока 8 памяти с номерами 1,2,3,4,5 соответствечно адресам ячеек в памяти. Пусть также количество чисел исходной реализации, подлежащее передаче на выход устройства за один такт генерирования, или число, полученное от цифрового генератора 1 функции одной переменной и записанное в регистр 2 памяти, равно 6 (К=6). Текущий адрес ячейки блока па мяти, из которой выбрано последнее число выходной реализации, пусть равно 3 (А=З) .Количество изменений порядка фор. мирования адреса В=-1, так как А+КН (95) и А+К-КсН (Зс 5) .Количество чисел, передаваемых при увеличении адресов, равно К 2, Соответственно на выход устройства передается содержимое 4 и 5-й ячеек блока 8 памяти и устанавливается А=5 и К =6-2=4.Затем в связи с тем, что В)0, вычисляется В=В=0 и определяется число ячеек, содержимое которых переписывается при уменьшении адресов ячеек блока 8 памяти: КН (45), К =4.Содержимое ячеек с номерами 4,3, 2 и 1 передается на выход генератора псевдослучайнык процессов. Устанавливается К:= К - К =О и А = 1,Так как В=О и К =О, такт генерирования заканчивается. На выходе получена песледовательность чисел исходной реализации, хранящихся в ячейках 4,5,4,3,2 и 1. На следующем такте генерирования цифровой генератор1 функции одной переменной выдаетновое число К, что приводит к копированию исходной реализации отрезком новой длины, а это позволяетуправлять динамическими (корреляционными) свойствами генерируемойреализации, перестраивая тем самымдинамичеекие свойства исходной реализации по необходимым потребителюправилам в ходе процесса генерирования. Формула изобретения Генератор гсевдослучайных процессов, содержащий первый регистр памяти, первый, второй и третий арифметические блоки, второй регистр1261087 16 коммутатора, одиннадцатый и двенадцатый выходы которого соединены со.ответственно с первым и вторь 1 м установочными входами счетчика цикла.2, Генератор по п.1, о т л ич а ю щ и й с я тем, что, первыйарифметический. блок содержит первый, второй, третий и четвертыйсумматоры, первьй, второй и третий регистры, схему сравнения, первый, второй и третий ключи, первый вход первого сумматора является первым входом первого арифметического блока и соединен с первым входом третьего сумматора, выход которого соединен с первым входом первого ключа, выход которого соединен с первым входом первого регистра, второй вход которого соединен с выходом первого сумматора, второй вход которого является вторым входом первого арифметического блока, четвертый вход которого соединен с третьим входом первб- го сумматора и первым входом третьего регистра, выход которого соединен с первым входом второго ключа и первым входам четвертого сумматора, выход которого соединен с первым входом третьего ключа, второй вход которого соединен с вторым входом первого ключа и первым выходом схемы сравнения, второй выход которой соединен с входом второго ключа, выход которого является выходом первого арифметического блока, третий вход которого соединен с первым входом второго сумматора, второй вход которого соединен с выходом первого регистра и вторьм входом третьего сумматора, выход второго сумматора соединен с входом схемы сравнения, выход второго фрегистра соединен с вторым входом четвертого сумматора.3. Генератор по п, 1, о т л ич а ю щ и й с я тем, что второй арифметический блок содержит первый и второй сумматоры, схему сравнения, первый и второй ключи, первый вход первого сумматора является третьим входом второго арифметического блока и соединен с первым входом второго сумматора. второй вход которого соединен с первым входом первого ключа и выходом первого сумматора, второй вход которого является вторью входом второго арифметического 55 15памяти, счетчик, последовательно соединенные дешифратор адреса, первый блок памяти и третий регистр памяти, последовательно сеединенные датчик рабочего цикла, счетчик цикла, вто 5 рой блок памяти и регистр команд, коммутатор, последовательно соединенные блок буферной памяти н индексный регистр, выход которого соединен с первым входом коммутатора, первый выход которого соединен с входом счетчика, суммирующий и вычитающий входы которого соединены соответственно с вторым и третьим выходами коммутатора, четвертый выход которого соединен с первым входом первого регистра памяти, первый, второй и третий выходы которого соединены соответственно с первыеи входами первого, второго и третьего арифметических блоков, первый, второй и третий выходы счетчика соединены соответственно с вторыми входами первого, второго и третьего арифметических блоков, первый выход второ" го регистра памяти соединен с третьим входом первого арифметического блока,.четвертый вход которого сое- динен с пятым выходом коммутатора, шестой выход которого соединен с ,третьим входом третьего арифметического блока, выход которого соединен с первым входом блока буферной памяти, второй вход которого соединен с выходом второго арифметическо го блока, третий вход которого соединен с вторым выходом второго регистра памяти, вход которого соединен с седьмым выходом коммутатора, .восьмой выход которого соединен с 40 четвертым входом второго арифмети-. ческого блока, выход первого арифметического блока соединен с третьим входом блока буферной памяти, выход регистра команд соединен с вто45 рым входом коммутатора, девятый выход которого соединен с входом дешиФратора адреса, о т л и ч а ю - щ и й с я тем, что, с целью расширения функциональных возможностей 50 за счет управления видом автокорре- ляционной функции генерируемого процесса, он содержит цифровой генератор функции одной переменной, выход которого соединен с вторым входом первого регистра памяти, вход цифрового генератора функции одной переменной соединен с десятым выходом