Устройство приоритета

,80 0845 А СОЮЗ СОВЕТСНИХсаюлппчепеиРЕСПУБЛИН Эбан С 06 Р 9/46 Е ИЗОБРЕТЕ ОПИСА К АВТОРСК ВИДЕТЕЛЬСТВ ства, с выходом первого элемента ИЛИ группы блока управленияи с единичным выходом второго триггера блока управления, группа выходов счетчика соединена с группойвходов дешифратора номера модуля,выходы группы которого соединеныс первыми входами элементов И-ИЛИгруппы, вторые и третьи входы которых соединены соответственно свыходами элемента ИЛИ и первогоэлемента И первой группы блока управления, выходы элементов И-ИЛИгруппы соединены с первыми управляющими входами соответствующихблоков памяти группы, группы адреных входов которых соединены сгруппой выходов счетчика битов игруппой входов дешифратора состояний, первый выход которого являетсявыходом пересчета запросов устройства, вход начальной установки которого соединен с входами начальной тут киова ительные"Мир", 1974,с- Е новки сч тчита дреса сегме -входами пе ого бло его триггер выходы элем товны групп соедин щими входами памяти групп вь ены с соответствуюента ИЛИ и с первентов И третьей гы которых соединеого элемента И пеуправления, выходьретьей группы соеходами элементовруппы, вторые вхо ИС дь ыход о ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНЯТИЙ(7 1) Ордена Ленина инстбернетики им. В,М, Глуш(54)(57) УСТРОЙСТВО ПРИОРИТЕТА, содержащее группу блоков памяти, блокуправления, регистр данных запросово т л и ч а ю щ е е с я тем, что,с целью повышения быстродействияустройства, оно содержит счетчик,дешифратор номера модуля, счетчикбитов, группу элементов И-ИЛИ,тригруппы элементов И, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, дешифраторсостояний, регистр адреса сегмента,схему сравнения и элемент ИЛИ,аблок управления содержит. шифратор,два счетчика, дешифратор шагов, дешифратор числа сдвигов, три триггера, элемент И-ИЛИ, восемь элементов И, элемент ИЛИ, две группыэлементов И и группу элементов ИЛИ,причем нулевой выход первого триггера блока управления соединен с первьви входами разрешения блоков памяти группы, входы начальной установки,счетный и установки в нуль счетчика соединены соответственно свходом начальной установки устройбитов и регистра тройства и Р ивторого и треть- а управления,первой и второй вторыми управляюетствующих блоков оды которых соедищими входами эле ыми входами элеруппы, вторые вхо ны с выходом перрвой группы блокаэлементов И динены с первымиКЛЮЧАЮЩЕЕ ИЛИрых соединены соответственно с входами данных устройства и регистра данных запросов, счетный вход счетчика битов соединен с выходом второго элемента ИЛИ группы блока управления, первые входы элементов И первой и второй групп соединены с выходом первого элемента И блока управления, вторые входы элементов И первой и второй групп соединены с выходом выбора входа блока памяти группы регистра данных запросов, выходы данных запросов, адреса сегмента и выбора блока памяти группы которого соединены соответственно с выходом данных запроса устройства,информационным входом регистра адреса сегмента и с первым входом схемы сравнения, второй вход которой соединен с первым выходом дешифратора шагов, с первыми входами первого элемента И второй группы и второго элемента И первой группы блока управления, второй вход которого соединен с выходом схемы сравнения, второй и третий выходы дешифратора состояний соединены с первыми входами соответственно второго элемента И второй группы и третьего элемента И первой группы блока управления, выход дешифратора номера модуля соединен с вторым входом первого элемента И второй группы блока управления, входы считывания и раэре. шения считывания регистра данных запросов соединены соответственно с выходом элемента ИЛИ устройства и с выходом второго элемента И блока управления, вход байтов, вход приема байта и вход запроса регистра данных запросов соединены соответственно с входом байтов устройства, с выходомтретьего элемента И блока управления и с выходом запроса регистра адреса сегмента, адресный выход которого соединен с адресным выходом устройства, управляющий вход которого соединен с управляющим входом регистра адреса сегмента, вход фиксации сравнения, вход сдвига и вход переписи информации регистра данных эайросов соединены соответственно с выходом четвертого элемента И первой группы и с выходом третьего элемента ИЛИ группы блока управления и с входом переписи информации устройства, вход синхроимпульса устройства соединен с входом синхроимпульса регистра данных запросов и с первым входом элемента И-ИЛИ блока управления, вход синхроимпульса управления устройства соединен с входом синхроимпульса управления регистра данных запросов и с вторым входом элемента И-ИЛИ блока, управления, а в блоке управления первый вход шифратора соединен с входами начальной установки в нуль устройства и первого счетчика, группа выходов шифратора соединена с группой информационных входов второго счетчика, группа выходов которого соединена с группой входов дешифратора шагов, выход элемента И-ИЛИ соединен со счетным входом второго счетчика, третий и четвертый входы элемента И-ИЛИ соединены с единичным выходом второго триггера и с первым входом четвертого элемента И, выход и второй вход которого соединены соответственно со счетным входом первого счетчика и выходом третьего элемента ИЛИ группы, группа выходов первого счетчика соединена с группой входов дешифратора числа сдвигов, выход которого соединен с первыми входами третьего и пятого элементов И и пятым элементом И первой группы, нулевой выход первого триггера соединен с первыми входами шестого и седьмого элементов И, единичный выход первого триггера соединен с первым входом восьмого элемента И, единичный выход третьего триггера соединен с вторым входом седьмого элемента И, нулевой выход третьего триггера соединен с вторыми входами шестого и восьмого элементов И, единичный выход второго триггера соединен с третьими входами шестого, седьмого и восьмого элементов И, выход шестого элемента И соединен с первым входом второго и вторым входом пятого элементов И и с первым входом элемента ИЛИ, второй вход которого соединен с выходом восьмого элемента И, с первым входом первого и вторым входом третьего элементов И, третьи входы третьего и пятого элементов И соединены с соответствующим выходом дешифратора шагов и с вторыми входами второго элемента И второй группы и третьего элемента И первой группы, вторые входы первого и второго эле1108450 ментов И соединены с соответствующим выходом дешифратора шагов и спервым входом первого элемента Ипервой группы, первый вход третьего элемента И второй группы соединенс соответствующим выходом дешифратора шагов и с первым входом шестогоэлемента И первой группы, первыйвход четвертого элемента И второйгруппы соединен с соответствующимвыходом дешифратора шагов и с первымвходом четвертого элемента И первойгруппы, первый вход седьмого ивторой вход пятого элементов Ипервой группы соединены с соответствующими выходами дешифратора шагов, выход элемента ИЛИ соединенс соответствующими входами. элементов И второй группы, выход седьмогоэлемента И соединен с соответствующими входами элементов И первойгруппы, выход третьего элемента Ивторой группы соединен с первымивходами третьего и второго элементов ИЛИ группы, вторые входы которыхсоединены с выходом седьмого элемента И первой группы и с первым входом первого элемента ИЛИ группы,второй вход которого соединен с выходом четвертого элемента И второйгруппы, прямой и инверсный выходыпервого элемента И второй группысоединены соответственно с первыми Изобретение относится к вычислительной технике и предназначено для уменьшения среднего времени доступа к сегментам информации, размещенным на вращающихся носителях с циклическим доступом (диски, барабаны и т.д.)Устройства для уменьшения среднего времени доступа для средних ЭВМ строятся в составе блок-мультиплексного канала, который обслуживает до 10 восьми накопителей на дисках. Преимуществом этого класса устройств является совмещение функций канала и контроллера с функцией ускоренного обращения к записям накопителя с пря.15мым доступом 1 2.Недостаток этих устройств - приближенный характер определения половходами четвертого и пятого элементов ИЛИ группы, прямой и инверсный выходы второго элемента И второй группы соединены соответственно с первым входом шестого и вторым входом пятого элементов ИЛИ группы, выход шестого элемента И первой группы соединен с третьим входом второго элемента ИЛИ группы, прямой и инверсный выходы третьего элемен" та И первой группы соединены соответственно с вторым входом шестого и третьим входом пятого элементов ИЛИ группы, прямой и инверсный выходы второго элемента 11. первой группы соединены соответственно с вторь 1 м входом четвертого элемента ИЛИ группы и с вторым входом дешифратора, третий вход которого соединен,с инверсным выходом пятого элемента ИЛИ группы, прямой и инверсный выходы пятого элемента И первой группы соединены соответст" венно с третьим входом четверто" го элемента ИЛИ группы и с четвертым входом шифратора, пятый вход которого соединен с инверсным выходом шестого элемента ИЛИ группы, выход 1 четвертого элемента ИЛИ группь соединен с Р -входом второго триггера,4 выход пятого элемента И является выходом выдачи байта устройства. 1жения вала накопителя и связанный с этим определенный объем аппаратурных затрат. Кроме того, по мере увеличения единичной емкости накопителей с прямым доступом для ЗВМ возникает необходимость оптимизации доступа к информации в пределах одного иаков пителя или в пределах части последнего.Наиболее близким к предлагаемому является устройство для уменьшения среднего времени доступа к сегментам данных, расположенных на дисках (барабанах), состоящее из схемы управления, которая соединена по входу с процессором ввода-вывода, по выходам - с регистром приема информации, регистром вершины стека, преобразова3 1108 Медюи, блоком регистров дельт, схемой адресации, стеком, регистром выдачи информации, блок регистров дельт соединен по входам, с преобразователем и схемой управления, по выходу - со схемой адресации, преобразователь соединен по выходу с блоком регистров дельт, по входам - со схемой управления и накопителем на дисках .(барабанах); схема адресации соеди иена по входам с блоком регистров дельт, стеком, схемой управления ф регистр приема информации соединен по входам со схемой управления и процессором, по выходу - с регистром 15 вершины стека, регистр вершины стека соединен по выходу со стеком, по входам - со схемой управления, схемой адресации, регистром вершины стека, по выходу - с регистром выдачи 20 информации, который соединен по входам со схемой управления истеком, по выходу - с процессором 23Недостатком устройства является 25 низкое быстродействие. Цель изобретения - повьппение быстродействия.Поставленная цель достигается тем, что в устройство приоритета, содержащее группу блоков памяти, блок управления, регистр данных запросов, введены счетчик, дешифратор номера модуля, счетчик битов, группа элементов И-ИЛИ, три груп- З 5 пы элементов И, группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, дешифратор состояний, регистр адреса сегмента," схема сравнения и элемент ИЛИ, а блок управления содержит шифратор, два счетчика, дешифратор шагов, дешифратор числа сдвигов, три триггера, элемент И-ИЛИ, восемь элементов И, элемент ИЛИ, две группы элементов И и группу элементов ИЛИ, причем нулевой выход первого триггера блока управления соединен с первыми входами разрешения блоков памяти группы, входы начальной установки, счетный и установки в нуль 50 счетчика соединены соответственно с входом начальной установки устройства, с выходом первого эле- мента ИЛИ группы блока управления и с единичным выходом второго триг гера блока управления, группа выодов счетчика соединена с групой. входов дешифратора номера моду 450 4 ля, выходы группы. которого соединены с первыми входами элементов И-ИЛИгруппы; вторые и третьи входы которых соединены соответственно с вы-ходамн элемента ИЛИ и первого элемента И первой группы блока управления, выходы элементов И-ИПИ группысоединены с первыми управляющимивходами соответствующих блоков памяти группы, группы адресных входов которых соединены с группой выходов счетчика битов и группой входов дешифратора состояний, первый выход которо"го является выходом пересчета запросов устройства, вход начальнойустановки которого соединен с входа",ми начальной установки счетчика битов и регистра адреса сегмента устройства и й и Э - входами первого,второго и третьего триггеров блокауправления, выходы элементов Ипервой и второй групп соединены свторыми управляющими входами соответствующих блоков памяти группы, выходы которых соединены с соответствующими входами элемента ИЛИ и спервыми входами элементов И третьейгруппы, вторые входы которых соединены с выходом первого элемента Ипервой группы блока управления, выходы элементов И третьей группы соединены с первыми входами элементовИСКЛЮЧАЮЩЕЕ ИЛИ группы, вторые входы и выходы которых соединены соответственно с входами данных устройства и регистра данных запросов,счетный вход счетчика битов соединен с выходом второго элемента ИЛИгруппы блока управления, первыевходы элементов И первой и второйгрупп соединены с выходом первогоэлемента И блока управления, вторыевходы элементов И первой и второйгрупп соединены с выходом выборавхода блока памяти группы регистраданных запросов, выходы данных запросов, адреса сегмента и выбораблока памяти группы которого соединены соответственно с выходом данныхзапроса устройства, информационнымвходом регистра адреса сегмента ис первым входом схемы сравнения,второй вход которой соединен с первым выходом дешифратора шагов, спервыми входами первого элемента Ивторой группы и второго элемента Ипервой группы блока управления, второй вход которого соединен с выходомсхемы сравнения, второй и третий выходы дешифратора состояний соединеныс первыми входами соответственновторого элемента И второй группыи третьего элемента И первой группыблока управления, выход дешифратораномера модуля. соединен с вторымвходом первого элемента И второйгруппы блока управления, входы считывания и разрешения счиываниярегистра данных запросов соединенысоответственно с выходом элемента ИЛИ устройства и с выходом второго элемента И блока управления, входбайтов, вход приема байта и входзапроса регистра данных запросовсоединены соответственно с входомбайтов устройства, с выходом третьего элемента И блока управления и свыходом запроса регистра адресасегмента, адресный выход которогосоединен с выходом устройства, управляющий вход которого соединенс управляющим входом регистраадреса сегмента, вход фиксации сравнения, вход сдвига и вход переписиинформации регистра данных запросв соединены соответственно свыходом четвертого элемента И первой группы и с выходом третьегоэлемента ИЛИ группы блока управления и с входом переписи информации устройства, вход синхроимпульса устройства соединен с входом синхроимпульса регистра данных запросов и с первым входом элемента И-ИЛИблока управления, вход синхроимпульса управления устройства соединен с входом синхроимпульса управления регистра данных запросов и свторым входом элемента И-ИЛИ блокауправления, а в блоке управленияпервый вход шифратора соединен свходами начальной установки в нульустройства и первого счетчика,группа выходов шифратора соединенас группой информационных входоввторого счетчика, группа выходовкоторого соединена с группой входовдешифратора шагов, выход элемента И-ИЛИ соединен со счетным входом второго счетчика, третий и четвертый входы элемента И-ИЛИ соединены с единичным выходом второго триггера и с первым входом четвертогоэлемента И, выход и второй входкоторого соединены соответственносо счетным входом первого счетчикаи выходом третьего элемента ИЛИгруппы, группа выходов первого счетчика соединена с группой входовдешифратора числа сдвигов, выхолкоторого соединен с первыми входамитретьего и пятого элементов И ипятым элементом И первой группы,нулевой выход первого триггерасоединен с первыми входами шестогои седьмого элементов И, единичный Овыход первого триггера соединенс первым входом восьмого элемента И,единичный выход первого триггерасоединен с гервым входом восьмогоэлемента И, единичный выход третьго 5триггера соединен с вторым входомседьмого элемента И, нулевой выход третьего триггера соединен свторыми входами шестого и восьмогоэлементов И, единичный выход второготриггера соединен с третьими входами шестого, седьмого и восьмогоэлементов И, выход шестого элемента И соединен с первым входом второго и вторым входом пятого элемента И, и с первым входом элемен"та ИЛИ, второй вход которого соединен с выходом восьмого элемента И,с первым входом первого и вторымвходом третьего элемента И, третьивходы третьего и пятого элемен- ЗОтов И соединены с соответствующимвыходом дешифратора шагов и с вто"рыми входами второго элемента Ивторой группы и третьего элемента И первой группы, вторые входы первого и второго элементов И соединеныс соответствующим выходом дешифратора шагов и с первым входом первогоэлемента И первой группы, первый 40вход третьего элемента И второйгруппы соединен с соответствующим вы"ходом дешифратора шагов и с первымвходом шестого элемента И первойгруппы, первый вход четвертого элемента И второй группы соединен с соответствующим выходом дешифраторашагов и с первым входом четвертогоэлемента И первой группы, первыйвход седьмого и второй вход пятогоэлементов И первой группы соединеныс соответствующими выходами дешифратора шагов, выход элемента ИЛИ соединен с соответствующими входамиэлементов И второй группы, выходседьмого элемента И соединен с соответствующими входами элементов Ипервой группы, выход третьего элемента И второй группы соединен спервыми входами третьего и второгоэлементов ИЛИ группы, вторые входыкоторых соединены с выходом седьмогоэлемента И первой группы и с первымвходом первого элемента ИЛИ группы,второй вход которого соединен с выходом четвертого элемента И второйгруппы, прямой и инверсный выходыпервого элемента И второй группысоединены соответственно с первымивходами четвертого и пятого элементов ИЛИ группы, прямой и инверсныйвыходы второго элемента И второйгруппы соединены соответственно спервым входом шестого и вторым входом пятого элементов ИЛИ группы,выход шестого элемента И первойгруппы соединен с третьим входомвторого элемента ИЛИ группы, прямойи инверсный выходы третьего элемента И первой группы соединены соответственно с вторым входом шестогои третьим входом пятого элементов ИЛИ группы, прямой и инверсныйвыходы второго элемента И первойгруппы соединены соответственнос вторым входом четвертого элемента ИЛИ группы и с вторым входомшифратора, третий вход которого соединен с инверсным выходом пятогоэлемента ИЛИ группы, прямой и инверсный выходы пятого элемента Ипервой группы соединены соответственно с третьим входом четвертогоэлемента ИЛИ группы и с четвертымвходбм шифратора, пятый вход которого соединен с инверсньщ выходом шестого элемента ИЛИ группы, выходчетвертого элемента ИЛИ группысоединен с Р -входом второго триггера, выход пятого элемента И является выходом выдачи байта устройства.На фиг.1 представлена блок-схема предлагаемого устройства нафиг.2 - блок-схема блока управления;на фиг. 3 " блок-схема регистра за,просов данных,108450848 сравнения, блока 49 управленияс входами и выходами 50"66, состоящего из элемента И-ИЛИ 67, второйи первой групп элементов И 68"71 и5 72-78, группы элементов ИЛИ 79-84,второго счетчика 85, дешифратора 86шагов, шифратора 87, первого счетчика 88, дешифратора 89 числа сдвигов, триггеров 90-92, элементов И93-100, элемента ИЛИ 101.Входной-выходной регистр содержитэлементы И 102-105, элементы 3 И-ИПИ106-109, триггеры 110-113, вход 114байтов устройства.15 Устройство запроса работает следующим образом.Данные управляющие слова обмена(УСО) поступают по-байтно по входуиз процессора на регистр 47 - все 20 го 8 байтов. Блок 49 управленияреализует три типа микропрограммы.Пример для случая памяти для восьми слов УСО;1. Микропрограмма записи в буферную память й слов, М = 8.Начальная установка триггеров режима и счетчиков: Т.ЗП/ЧТ - 1установка триггера 91 в режим записи; Т.СР/ВУФ- 0 - установка30 триггера 92 в режим буферизации,СМ - 0 - установка в нуль счетчика 1, СДВ- 0 - установка в нульсчетчика 88; ТПО0 - установкатриггера 90 в режим ожидания.З 0Пуск: ТПО 11. Запись байта из регистра 47в память,2, САБ=САБ+1, сдвиг влево на1 бит регистра 47 - СДВ=СДВ+1,40 3. Проверить: если СДВ=8, то принять очередной байт на регистр 47;проверить: если САБ=64, то перейтив п.4, иначе - в п.1;4. +1 в счетчик 10 - СИ=СИ+1,45 5. Проверить: если СИ =й = 8, тоТПО - О, иначе перейти в п.1.Устройство запроса состоит из счетчика 1 битов, группы блоков 2"9 памяти, счетчика 10, дешифратора 11 номера модуля, группы элементов И-ИЛИ 12-19, дешифратора 20 состояний, первой и второй групп элементов И 21"24 и 25-28, третьей группы элементов И 29-36, элемента ИЛИ 37, группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 38-45, регистра 46 адреса сегмента регистра 47 запросов данных, схемы 11. Микропрограмма чтения из блоков памяти 8 слов, й = 8.Начальная установка триггеров и счетчиков: Т.ЗП/ЧТ- 0 - установка триггера 30 в режим чтения Т.СР/БУФ - 0 - установка триггера 91 в режим буферизации СИ м - установка в нуль счетчика 10, ТПО - Оф САБ- 0 - установка в нуль счетчика 1; СДВ- О - установка в нуль счетчика 88.У1. Чтение 1 бита на регистр 47нз памяти,2. САБ = САБ+1; сдвиг влево на1 бит регистра 47 - СДВ=СДВ+1;3. Проверить: если СДВ=8, то вы"дать из регистра 47 один байт,проверить: если САБ=64, то перейтив п.4, иначе - в п.1;4. + в счетчик 10 - СМ=СМ+1,. Проверить если СМй = 8,то ТПО +- О, иначе перейти в п.1.111. Микропрограмма параллельногочтения, сравнения, получения результатов сравнения для й слов, Н = 8.Начальная установка триггеров исчетчиков: Т. ЗП/ЧТ е - 0 - установка триггера 91 в режим чтения,Т. СР/БУф - 0 - установка триггера 92 в режим параллельного сравнения; СМ- 0 - установка в нульсчетчика 101 СДВ- 0 - установка внуль счетчика 88; ТПО- 0 - установка в нуль триггера 90.О. Пуск: ТПО- 1,1. Параллельное чтение М словиз блоков памяти на схему сравнения э2. САБ=САБ+1;3. Проверить: если САБ=40 (17 и40 - граница поля адреса сегментовв УСО), то перейти в п.4, иначев п.1 ф4. Запись результатов сравненияна регистр 47;5. Проверить: если левый бит равен 1, то перейти к микропрограмме11 для чтения из памяти, ТПО + - О,иначе перейти в п.7,ф6. Сдвиг влево на 1 бит,СМ=СМ+1,СДВ=СДВ+1,7. Проверить: если СДВ=8, тоТПО м - О, иначе перейти в п.5.Для записи управляющих слов УСОв память процессор через блок сопряжения (на фиг,1 и 2 не показан)с помощью команд ввода-вывода устанавливает режим работы микропрограммы, определяющий последовательную запись слов УСО в блоки 2-9памяти группы. При этом режим записи для блоков 2-9 памяти группыустанавливается по входу 57 блоковпамяти, на который подается с нулевого входа триггера 19 сигналлогической "1". Режим последователь.ного заполнения блоков 2-9 памятигруппы определяется входом 56 эле 108450 10 20 35 10 5 25 30 40 45 50 55 ментов И-ИЛИ 12-19 группы на которые подается сигнал логической "1" с выхода элемента ИЛИ 101, который пропускает сигнал логической "1" с открытого элемента И 94 . Режим прохода сигналов через элементы И 21-28 групп устанавли" вается разрешающим сигналом по входу 58, на который подается сиг" нал логической "1" с выхода элемента И 96, когда по сигналу "Пуск", подаваемому с единичного выхода триггера 90, открывается первый вход элемента И-ИЛИ 67 и счетчик 85 выполняет пересчет на +1, в результате чего на первом выходе дешифратора 86 появляется сигнал логической "1". Так как счетчики 1 и 10 находятся в первоначально установленном нулевом состоянии первые их выходы сигнаУлами логической "1" выбирают соответственно первый бит в первом блоке 2 памяти группы, и бит с самого левого разряда регистра 47 записывается в блок 2 памяти группы. Через интервал времени, определяемый циклом работы схемы записи в блоки памяти, приходящий следующий по входу сигнал "Си,уп" равления" переводит счетчик 85 и его дешифратор 86 во второе состояние, по которому сигналом логической "1" с второго выхода дешиф" ратора 86 открывается элемент И 68 группы, а сигналом логического "0" с первого выхода дешифратора 86 закрывается элемент И 96. Сигнал логической "1" с выхода элемента И 68 группы поступает на вход элемента ИЛИ 79 группыи вход элемента ИЛИ 83 группы, в результате чего выполняется соот" ветственно пересчет счетчика 88 на +1, а через выход блока управления и вход 66 регистра 47 - сдвиг последнего бита влево на один разряд, После этого по сигналу "Си.управления" блок управления переходит в третье состояние, по которому сигнал логической "1" подается с третьего выхода дешифратора 86 на вход элемента И 98, сигнал подается через выход блока чпоавпения на вход 63 регистра 47 в том случае, если с выхода дешифратора 89 выдается сигнал логической " 1", указывающий на выполнение М =8 сдвигов регистра 47, после чего следую 11084 щий байт принимается на регистр 47. С прямого выхода элемента И 71 группы выдаетсясигнал логической "1", если с выхода 54 дешифратора 20 подан сигнал логической "1", указывающей на пересчет и заполнение одного блока памяти. При выполнении этого условия счетчик 85 устанавливается в состояние АВТ = 4 через элемент ИЛИ 84 группы и шифратор 87, н результа О те чего блок управления переходит в четвертое состояние, при котором открывается элемент И 69 группы и элемент ИЛИ группы и через выход 51 блока управления выполняется пересчет 1 на +1 счетчика 10 через его вход 51. По следующему, приходящему сигналу "Си, управления" блок управления переходит в пятое состояние, при котором с пятого выхода дешифратора 86 сигнал логической "1" поступает на вход элемента И 70 группы, В зависимости от наличия или отсутствия сигнала логической "1", поступающего с выхода 62 дешифратора 11 на вход 25 62 блока управления, возбуждается соответственно прямой или инверсный выход элемента И 70 группы, Сигнал с прямого выхода элемента И 70 группы через элемент ИЛИ 81 группы устанавливает триггер 90 в нулевое состояние, на чем и заканчивается микропрограмма записи. Сигнал с инверсного выхода элемента И 7 1 группы через элемент ИЛИ 82 группы устанавливает счетчик 85 в первое состоя-З 5 ние через шифратор 87. Блок управления начинает работать с первого шага микропрограммы, но запись уже производится в следующий по порядку блок40 3 памяти группы. По сигналу логичес- . кого "0" с единичного выхода триггера 90 закрываются элементы И-ИЛИ 67 и элемент И 100, тем самым предотвращая продвижение до следующего шага блока управления (фиг,2). Операция45 чтения УСО из памяти выполняется аналогично операции записи за тем исключением, что для ее выполнения на блоки 2-9 памяти группы с выхода триггера 91 через выход 57 блока управления и через вход 57 блоков 2-9 памяти группы подается сигнал логического "0", устанавливающий режим чтения блоков памяти, а считывание по-битно с каждого из блоковпамяти на регистр 47 выполняется через элемент ИЛИ 37 при наличии сигнала, поступающего с выхода 5012элемента И 97 через выход 64 блока управления и вход 64 регистра 47, При операции чтения вместо элемента И 94 работает элемент И 95,вместо элемента И 96 - элемент И 97,вместо элемента И 98 - элемент И 99.0 пеэлемента И 98 - элемент И 99. Опеация параллельного сравнения (микропрограмма 111) синхрониэируется сигналом СИ диска, поступающим на вход блока управления. При этом поступление сигнала "Си.управления". по входу блока управления синхронизируется внешним по отношению к устройству эапросч управлением диска (на фиг.2 не показано), Внешнее управление производит также начальную установку триггеров 90-92 и счет. чиков 1,10,85 и 88, а также пуск блока управления установкой в "1" триггера 90. При пуске блока управления в режиме параллельного сравнения открывается элемент И 93 сигналами логической "1" соответственно с единичного выхода триггера 90, нулевого выхода триггера 91и единичного выхода триггера 92.При этом сигнал логической "1" с выхода элемента И 93 поступает на входы элементов И 72-78 группы.Сигнал "Пуск", поступающий с единичного выхода триггера, открывает элемент И-ИЛИ 67 и синхросигнал "Си,диска" через вход блока управления переводит счетчик 85 в первое состояние, при котором возбуждается первый выход дешифратора 86, сигнал которого открывает элемент И 72 группы. Сигнал логической "1" с выхода элемента 72 группы через выход 55 блока управления и вход 55 элементов И-ИЛИ 12 и 13 группы устанавливает последние в режим параллельного выбора всехблоков 2-9 памяти. Сигнал с выхода 59 блока управления также открывает элементы И 21-28 групп через вход 59 для параллельного приема битов из блоков 2-9 памяти. Поступающие синхронно с "Си.диска" биты диска на входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 38-45 группы одновременно сравниваются с битами, поступающими соответственно из каждого блока 2-9 памяти. В случае одного сравнения на одном из элементов ИСКЛЮЧАЮЩЕЕ ИБ 38-45 сигнал логической "1" устанавливает соответствующий разряз8 группы, который по выходу сбрасывает триггер 90 в нуль, тем самым завершая операцию сравнения. При отсутствии сигнала логической "1" на входе 60 блока управления (нет сравнения на элементах ИСКЛЮЧАЮЩЕЕ ИЛИ 38-45 группы) сигнал логической "1" с инверсного выхода элемента И 76 группы поступает на вход шифратора 87 и устанавливает счетчик 85 в состояние, соответствующее шестому состоянию блока управления, прикотором открывается элемент И 77 группы, который по своему выходу через элемент ИЛИ 83 группы и выход 50 блока ,управления делает пересчет на +1 по второму входу счетчика 1, через элемент ИЛИ 79 группы, выход 66 блока управления и вход 66 регистра 47 - сдвиг его влево на один разряд, через элемент ИЛИ 80 группы и выход 51 блока управления - пересчет счетчика 10 и +1 по четвертому его входу, при следующем, седьмом, шаге блока управления, если на элемент И 78 группы подан сигнал логической "1" с выхода дешифратора 89, открывается элемент ИЛИ 81 группы и сбрасывает триггер 90 в нуль, завершая тем самым операцию параллельного сравнения. При отсутствии сигнала логической "1" с выхода дешифратора 89 сигнал с инверсного выхода элемента И 8 подается на третий вход шифратора 87, выполняя установку блока управления в пятое состояние.Предлагаемое устройство, состоя" щее иэ типовых узлов, имеет более высокое быстродействие, на порядоу сокращает среднее время поиска ин формации на вращающихся магнитных накопителях и среднее время занятости канала передачей данных 1108450 14регистра 47, состоящего из ТМЯ триггеров (фиг.1), в "1". При переодеблока управления во второе состояние по сигналу "Си, управления" открывается элемент И 73 группы,сигнал с выхода которого через эле"мент ИЛИ 83, выход 50 блока управления и вход 50 счетчика 1 выполняет пересчет его на +1. При следующем, третьем, шаге блока управления открывается элемент И 74 группы,если сигнал логической "1" с выхода 53 дешифратора 20 подан через вход53 блока управления на вход элемеМта И 74. Сигнал логической "1" с 15прямого. выхода элемента И 74 черезэлемент ИЛИ 84 группы устанавливаетсчетчик 85 в состояние, соответствующее четвертому состоянию блока управления. Сигнал логической "1" с ин- рОверсного выхода элемента И 74 группы при нулевом сигнале на входе 53блока управления через элемент ИЛИ82 группы устанавливает счетчик 85в состояние, соответствующее первому 25состоянию блока управления. Причетвертом шаге открывается элемент И 75 группы, и сигналом с еговыхода 65 результат сравнения свыходов элементов ИСКЛЮЧАЮЩЕЕ ИЛИ38-45 группы фиксируется на регистре 47. При следующем, пятрм,шагеблока управления сигнал логической"1" с выхода 61 блока управленияпоступает на вход 61 схемы 48 сравнения, с выхода 60 которой при35сравнении выдается сигнал логической "1", поступающий через вход 60блока управления на элемент И 76Группы При наличии сигнала логичес 4 Окой "1" на входе 60 блока управления открывается элемент И 76 группы,и с прямого его выхода подается сигнал логической "1" на элемент ИЛИ