Устройство для сопряжения

Наш Сшц На шииу.с з Ринугг 7 адлцца става слиюносюо т аной ачивтпакаэ 8 4/5 ПП Патент", г. Ужгород, у Фи ктная 67/48 Тираж 706 Подписное ВНИИПИ Государственното комитета СССР по дедам нзобретений н откритий 113036, Москва, Ж 35, Раушская набд.запроса прерываний устройства, выходэлемента ИЛИ соединен с третьим входомблока прерываний, а второй вход-выходбуферного регистра данных соединенс вторь 1 м информационным входом-выходомустройства,2. Устройство по п, 1, о т и и ч аю щ е е с я тем, что блок управлениясодержит. четыре элемента И-НЕ, генератор тактовых импульсов, два сдвигающихрегистра, четыре триггера, пва элементаИ, дешифратор, элемент ИЛИ и формирователь импульса, причем первые входы первых элементов И и И-НЕ, первый входдешифратора, информационный вход первого триггера и первый вход элементаИЛИ образуют первый вход блока, выходпервого элемента И соединен с синхронизирующим входом первого триггера ис информационным и установочным входами второго триггера, синхронизирующийвход которого и синхронизирующие входыпервого и второго сдвигающих регистров ,соединены с выходом генератора тактовык импульсов, первый и второй выхоныпервого сдвигающего регистра соединенысоответственно с управляющим входомвторого спвигающего регистра и с синхронизирующим входом третьего триггера,информационный вход которого соединен сшиной нулевого потенциала, единичныйустановочный вход - с синхронизирующимвходом четвертого триггера и с первымвыходом второго сдвигающего регистра,второй выход которого соединен с первымвходом второго элемента И-НЕ, выходкоторого соединен с вторым выходом блока, выхоп второго триггера соединен спервым входом третьего апемента И-НЕи с едицичньм установочным входомчетвертого триггера, выход которого соединен с первым входом четвертого эпемента И-НЕ, второй вход которого соединен с выходом третьего элемента И-НЕ,второй вход которого соединен а информационным входом четвертого триггераи с выходом эпемецта ИЛИ, выход третьего триггера соединен с вторым входомдешифратора, третий вход которого, входформирователя импульсов, второй входвторого элемента И-НЕ, второй вход апемента ИЛИ, выход первого триггера, первый вход и выход второго элемента И ичетвертый вход дешифратора образуютвторой вход-выход блокавыход четвертого элемента И-НЕ и второй вход первого элемента И образуют первый входвьход блока, информационный вход первогосаоцгающего регистра и второй вход первого элемента И-НГ соединены с вторымвходом блока третий выход второго. сдвигающего регистра соединен с первым выходом блока, выход формирователя импулыхв выходы пешифраторя, инфорь 1 ационный вход второго сдвигающего регистра и инверсный вход второго элемента Иобразуют третий вход-выход блока, выхоп первого элемента И-НЕ соединен снулевым установочным входом треть готригге ра.3, Устройство по п, 1, о т и и ч а -ю 1 ц е е с я тем, что блок прерыванийсодержит три триггера, двя элемента ИЛИ,три элемента И, два элемента И-НЕ иапемент НЕ, причем вход установки вединичное состояние первого триггересоединен с вторым входом блока, информационный вход - с шиной нулевого потенциала, синхронизирующий вход - спервьм входом блока и с входом установки в нулевое состояние второго триггерапрямой выход - с первым входом первого элемента ИЛИ и инверсный вь."ходс первым входом первого элемента И,второй вход которого соединен с вторымвходом первого элемента ИЛИ. и с третьим входом блока, выход первого элемента ИЛИ соединен с первыми входамц втсрого элемента И и первого элемента ИНЕ и с входом установки в нулевое состояние третьего триггера, инфоомационныйвход которого соединен с выходом второгоапемента И-НЕ, инверсный выход - спервым входом второго элемента И-НЕа прямой выход - с первым входом треть-,его элемента И и с информационнымвходом второго триггера, синхронизирующий вход которого соединен с выходомпервого элемента И-НЕ, прямой выход -с вторыми входами третьего элемента Ивторого элемента И-НЕ, а инверсжйвыход - с вторым входом первого элемента И-НЕ, третий вход которого соединен с выходом второго элемента ИЛИ,выход третьего элемента И соединен черезэлемент НЕ с первым входом второгоэлемента ИЛИ, выходы первого и третьего элементов И образуют выход блокавторой вход второго элемента ИЛИ, выход элемента НЕ, второй вход и выходвторого элемента И и синхронизирующийвход третьего триггера образуют вхопвыход блока,4. Устройство по и, 1, о т и и ч аю щ е е с я тем, что блок захватя магистрали содержит триггер пвя коммутатора и два элемента И, причем сицкронгзирующий вход триггера соединен с пер1081828 2бпока прерываний, вт.орой вхоа-выход регистра данных соединен с вторым информационным входом-выходом устройства,выход регистра адреса соединен с вторымадресным вхоаом-выходом устройства,, первый н третий входы-выходы блока управления соединены соответственно спервым н вторым управпяющимн вхоааме;.выхоаамн устройства 21,Неаостаток этого устройства состоитв ннзкой скорости обмена нз-еа ограни.ченных функциональных возможностей,поскольку оно не позвопяет осуществлятьобмен прн организации на нижнем уровю. локальных подсистем путем вкпкиення. в:интерфейс "Магистраль активных эле-.ментов, а также вести обмен в режимепрямой логической связи,Цель изобретения повышение пропускной способности устройства.Поставленная цепь достигается тем,что в уотройство дпя сопряжения, содер-жащее первый блок дешифрации адреса,первый вход которого соеднне.н с первымадресшм входом устройства, второй вход. с первыми управляющим входом-выходомустройства, а выход - с первыми вхоиамнрегистра данных, регистра адреса, регистра команд, регистра состояний н блокауправления, блок прерываний вхоц-выходкоторого соединен с первым входом-выходом блока управления н с первым управ. ляющим входом-выходом устройства,.первый вход-выход регистра данеах, вторые входы ретистра адреса н регистракоманд и выход регистра состояний соеаинейы с первым информационным входомвыхоаом устройства, выход регистра команд соединен с вторыми входами регистра аанных н регистре состояний, с вторым. входом-выходом блока управлениян с первым входом блока прерываний,второй пхоа-выход регистра данных соединен с вторым информационным входомсистем н функцнонапьных эпементов по-каньных . подсистем всегда замыкаются на нем,Наиболее близким к предлагаемому по техническому решению явпнется уст-. 25 ройство дпя сопряжения, соаеркащее пер-вый блок дешифрации адреса, первый вход которого соединен с первым ааресным вхоаомустройства, второй вход - с первым управпяющнм входом-выходом устрой которого соединен с первым управляю щам входом-.выхоаом устройства, первый вхоа-выход регистра данных, вторые входы регистра адреса н регистра команд н выход регистра .состояний соединены с .ервым информационным входом устрой- р вым входом блока, вход установки в единичное состояние - с четвертым входом блока, ннформацвнный вход - с шиной нулевого потенциала, а выход - с первым входом первого эпемеата И,: второй вход которого соеаннен с вторым. входом блока, а выход - с входом первого коммутатораР 1Изобретение относнтся к вычнспнтепы.ной технике н может быть использовано,дпя сопряжения вычислительных систем,имеющих интерфейс типа. ".Общая шина"(ОШ), с вычнспнтепьнымн снстемамн, 5имеющнмн интерфейс типа Магистральи вкпюченнымн по иерархической структурею. Известно устройство апя сопряжения,содержащее дешифратор, .блок управпення 10прерыванием, блок управления вводом нблокуправления выводом Я,Недостаток этого устройства закпкиается в ограннченных функцноюпьных возможностях, так как оно позволяет осу-Иществпять. обмен только между ярусами,поскольку со сторошя интерфейса Магистраль" участие в обмею преаоставпено. лишь одному активному элементу н нн-.формационные нотокн от покацьных под ства, а выход - с первыми входами регнстра данных, регистра адреса, регистра команаы, регистра состояний и блокауправления, блок прерываний, вход-,ныхоа ства, выход регистра команд соединен с вторыми входами регистра данных н регнстра состояний, с вторым входом-выхо дом бпока управления н с первым входом и с первым входом второго элемента И,второй вход которого соединен с выходом второго коммутатора, выход второго элемента Исоединен с вторым выхоаом блоиа, входы второго коммутатора соединены с третьим входом блока,а выходы первогокоммутаторасоединены с первым выходом блока.выходом. устройства, выход регистра адреса ооединсн с адресным Входом-Вы . ходоМ устройства, третий вход-выход бпоька управления соединен с вторым управляющим входом-выходом устройства, Введены блок захвата магистрали, буферный регистр данных, Второй блок дешифрации адреса, регистр прерываний и .элемент ИЛИ, причем первый вход-выходбуферного регистра ценных соедчнен с первым информационным входом-выходом устройства, первый вход - с выходом регистра команд, а второй вход - с выходом первого блока дешифрации адреса, первый вход блока захвата магистрали соединен с выходом первого блока дешифрации адреса, второй вход - с Выходом регистра команд, первый ияход - с выходом запроса доступа к магистрали уст-, ройстве, третий вход - с входом разрешения доступа к магистрали устройства, второй выход - с третьим Входом буферного регистра данных, третьими входами регистра данных .и регистра адресе и с вторым входом блока управления четвертый вход - с первым выхоцом блока управления, второй выход которого соединен с четвертым входом регистре адресе, первый вход второго блока,дешифрации адреса соединен с вдресным Входом- выходом устройства, второй вход - с вторым управляющим входом-выходом устройства, первый выход - с первым входом регистра прерываний, второй выход - с вторым входом, блоке прерываний, выход которого соединен с вторым входом регистра прерываний, выход которого соединен с первым информационным входом-Выходом устройства, вход элемента ИЛИ третий вход регистра состояний соединены с Входом запросе прерываний устройства, выход элемента ИЛИ соединен с третьим входом блока прерываний, е второй вход-выход буферного регистра деннь".х:.Оеаинен с вторым информационным Входом-выходом устройстве.Блок управления содержит четыре элеь мента И-НЕ, генератор тактовых импульсов, два сдвигающих регистре, четыре триггера два элементе И дэшчфратор, элемент ИЛИ и формирователь импульса, причем первые входы первых элементов И и И-НЕ, первый вход деищфреторе, информационный вход первого триггера и первый вход элементе ИЛИ образуют первый вход блока, выход первого элемента И соединен с синхронизирующим входом первого триггера и с информационным и установочным вхо;ами ворого триггере, синхронизирующкй вход которого и сиихронизирующие Входы первого и второго сдвигающих регистрОВ соединены с Выходом генератора тактовыхимпульсов, первый и второй Выходы перВ:.го сдвигеющего регистра соединенысоответственно с управляющим входомВторого сдвигающего регистре и с синхронизирующим Входом третьего триггере, 1 О информационный вход которого соединенс шиной нулевого потенциале, единичныйустановочный вход - с синхронизирующимвходом четвертого тоиггере и с первымвыходом второго сдвигеющего ре):истре 35 . второй выход которого соединен с первымвходом второго элементе И-НЕ, выходкоторого соединен с вторым Вьходом бцока, выход второго триггере соединенспервым Входом третьего элементе И-НЕ 20 и с единичным установочным входомчетвертого триггера выхоц которого соединен с первым входоМ четвертого элемента И-НЕ, второй вход которого соединен с выходом третьего элементе И-НЕ, 25 второй Вход которого соединен с информационным Входом четвертого триггера и свыходом элемента ИЛИ, выхоц третьеготриггере соединен с вторым входом де.шифраторе третий вход которого, вход ЗО фоыироватепя импульсов, второй ВходВторого элемента И-НЕ, Второй Входэлементе ИЛИ, выход первого т)иггерепервый Вход и вь 1 ход Второго элементе Ии четвертый вход дешцфреторе образуютвторой Вхоц-выход блоке, Выход четвертого элементе И-НЕ и Второй вход первого элементе И образуют первый входВьход блоке, иьфОрмационныи Вход первого сдвигеющего регистре и Второй входдервого элемента И-НЕ соединены свторым входом блока, третий выход Второго сдвигеющего регистра соединен спервым выходом Опока, Выход формирователя алцупьсов выходы дещифретореинформационный вход второго сдвигавшего регистра и инверсный вход второгоэлементе И образуют третий вход-Выходблока, выход первого элемента И-НЕсоединен с нулевым установочным входомтретьего триггера.Блок прерываний содержит три триггера, две элемента ИЛИ, три элементе И,две элемента И-НЕ и элемент НЕ, причемвход установки в единичное состояниепервого триггера соединен с вторым вхо ъдом блока, информационный В)од - с шиной чупевого потенциале, синхронизирующий вход - с первым Входом блока и сВходом установки В нупеВОе сос)ояние. второго триггера, прямой выход - с первыл вкодом первого элемента ИЛИ, аинверсный выход - с первым входом перавого эпемента И, второй вход которогосоединен с вторым входом первого элемента ИЛИ н с третьим входом блока,выход первого элемента ИЛИ соединенс первыми входами второго элемента Ии первого эпемента И-НЕ и с вхойомустановки в нулевое состояние третьеготриггера, информационный вход которогосоединен с выходом второго элементаИ-НЕ, инверсный выход - с первым вхо-дом второго эпемейта И-НЕ, а прямойвыход - с первым входом третьего эле-мента И и с информационным входом вакфрого триггера, синхронизирующий входкоторого соединен с выходом первогоэлемента И-НЕ, прямой выход - с вторыими входами третьего элемента- И и вто. рого элемента И-НЕ, а инверсный выходс и,бурым вкоаом первого элемента ИНЕ, третий вход которого соеаинен с выходом второго эцемента ИЛИ, выходтретьего элемента И соеаинен через эпемент НЕ с первым входом второго элемента ИЛИ, выхоаы первого и третьегоэлементов И образуют выход блока, второй вход второго элемента ИЛИ, выходэцемента НЕ, второй вход и выход второго. элемента И и синкроиизирующийвход третьего триггера образуют вхоавыход блока.Блок захвата магистрали содержит.триггер, два коммутатора и, два элемента И; причем синкроиизирующий вход1"риггера соединен с первым входом блокавход установки в единич 1 юе состояниес четвертымэхоаом блока, информационный вход - с шиной нулевого потенциала, а выход - с первым щсопом первого эпемента И,.второй вход которогосоединен с вторым входом блока, а выл;ход - с входом первого коммутаторе ис первым входом второго элемента И,второй вход которого соединен с выходомвторого коммутатора, выход второго элемента И соединен с вторым выходомбпока, входы второго коммутатора соединены с третьим входом блока, а выхады первого коммутатора соединены спервым выходом блока,На фиг. 1 представлена блок-схема устройства; на фиг. 2 - 6 - функпионацьные скемы блока управления, блока прерываний, блока захвата магистрали, бу ферного регистра данных и регистра дан ных соответственно. 4Устройство (фиг.1) содержит первыйбнок 1 дешифрации адреса, блок 2 прерь- ; ваний, регистр 3 прерываний, буферныйрегистр 4 данных, регистр 5 данных, 5 регистр 6 адреса, регистр 7 команд, ре.гистр 8 состояний, блок 9 управления,элемент ИЛИ 10, второй блок 11 дешиф рации адреса., бпок 12 захвата магистрапи, первый информационный вход-выход1 Э, адресный вход 14,. первый управпяк- щий вход-выход 18, второй информацион ный вход-выход 16, адресный вход-выход17, второй управляющий вход-выход 18,вход 19 запроса прерываний, выход 20запроса доступа к магистрали, вхоа 21разрешения доступа к магистрали, шины22-28 внутренних связей устройства,Блок 9 управления (фиг. 2). содержитгенератор 26 тактовых импульсов, сави гающиа регистры 27 и 28, второй, четвертый, третий и первый триггеры 2932, второй, третий, четвертый и первыйэлементы И-НЕ 33-36, элементы И 37и 38, элемент ИЛИ 39, формирователь .5. 40 импульсов и дешифратор 41.Блок 2 прерываний (фиг. 3) содержитпервый, третий и второй триггеры 42, 44, эпемензъ 1 ИЛИ 48 и 46, второй,первый и третий элементы И 47-49, ЗО элементы И-НЕ 50 и 81 и элементНЕ 52.Блок захвата магистрали (фиг.4)содержит триггер 83, эпементы И 54 и85 и коммутаторы 86 и 57. З 5 Буферный регистр (буфер) 4 (фиг,8)содержит эпементы И 88 и 89, первую60 и вторую 61 группы трекстабипьюйхэлементов И.Регистр 8 данных (фиг.6) содержит 40 регистры 62 и 63, первую 64 и вторую68 группы трехстабицьнык эцементов И,епементы И 66-68 и элемент ИЛИ 65.Устройство работает спедукщаю образ оме45 Процессор ОШ выставпяет на вход 14адрес А 18 АО, в. котором А 18-АЭ определяют базовый адрес устройства, .А 2- обращение к внутренним регистрам устройства ипи обмен данными, А 1-АО 5 а код внутреннего регистра, на вход-выход.13 - ланшяе при выводе информации, ана,4 вхоа-выход 18 - сигнал У 1, определяющий при логической единице Ввод, апри пупе Вывод", сопровождая указанныесигналы сигналом СХЗ (синхронизациязааатчика) но входу-выходу 15.Блок 1 по сигналам А 18-АЭ формирует сигнал Выборка 1, определяющий71051обращение к устройству. Кроме того, бпок1 по совокупности сигнапов СХЗ, У 1,А 2, А 1 и АО вырабатывает сигнапы управления регистрами 5-8 и буфером 4данных, обеспечивая занесение цаннь 1 х свхода-выхода 13 в указанные регистрыипи выдачу их содержимого на него, атакже обеспечивает обмен данными междувходами-выходами 13 и 16, В спучаеобращения процессора ОШ к регистрам 105-8 выпопнение операции ввода-выводаопределяется временем их срабатыванияи поэтому вь 1 работка сигнапа СХИ (синхронизации испопнитепя), явпяющегосяизвеститепьным сигнапом о том, что устройство произвепо действия по операцииввода-вывода, блоком 9 осуществпяется .по сигналу СХЗ с задержкой на время,опредепяемое срабатыванием регистров,Работа блока 9 происходи спецующим 20образом,Сигнап СХЗ с входа-выХода 15 и сиг,нап "Выборка 1" .с бпока 1 по шине 23поступают на входы эпемента И 37, выходным сигнапом которого триггер 32 25устанавливается в, состояние, соответствующее значению сигнала У 1,. а триггер29 - в единичное. Затем на выходе эпемента И-НЕ 34 появпяется погическийнупь, так как на вхоцах этого эпементаприсутствуют единичные сигнапы с выходатриггера 29 и с выхода эпемента ИЛИ39, на вхоце которого присутствует сигнап А 2 ипи сигнап Режим". Логическийнупь с выхода эпемента И-НЕ 34 поступает на эпемент И-НЕ 35, которыйформирует на своем выхоце погическуюединицу, явпяющуюся сигнапом СХИ,На этом цикл обращения процессораОЙ к устройству завершается.Обмен данными между процессоромОШ и интерфейсом "Магистрапь" осуществляется в двух режимах,В первом режиме обмен данными про исходит путем установпения логическойсвязи щюце,ссора ОШ с интерфейсом ."Магнстрапьф через буфер 4.Во втором режиме процессор ОШ обменданными осуществляет на уровне регистра5 а пересыпка данных между устройствоми интерфейсом Магистрапь происходит50без участия процессора ОШ. Дпя управления работой устройства по обмену данными процессор ОШ засыпает в регистр 6 адрес устройства ичтерфелса 55 "Магистрапь, к которому будет производиться обращение, а в регистр 7 команду управпения, опредепяющую с ка.".ид устрой526 ством будет произвоциться обмен (устройством ввода-вывоца ипи запомчнающимустройством), в каком режиме (первомипи втором) будет работать устройство,захват интерфейса фМагистрапь" на постоянно (запрос) ипи на время передачиодногоспова и др,Дпя выпопнения обмена по интерфейсу"Магистрапьф выпопняется спедующаяпоспедоватепьность действий: захват магистрали, т.е, посыпка на выход 20 сигнапа запроса доступа к магистрапи (ЗДМ)и получение цо входу 21 сигнапа разрешения доступа к магистрапи (РДМ), выдача на вход-выход 1 7 адреса устройства, выдача на вход-выход 18 соответствующего сигнапа управпения (рапись,чтение, выдача, прием) и ожидание выполнения обмена с адресуемым устройством, т.е, попучение по входу-выходу 18сигнапа "Ответ",Еспи в команде определен первый режим обмена,: то процессор ОШ не откпючается от устройства до окончания про-.цесса обмена по интерфейсу Магистрапь",Сигнал СХИ в этом спучае формируетсяпоспе попучения сигнапа "Ответ".В первом режиме по сигнапу "Режим,поступающему из регистра 7 по шине22, разрешается работа буфера 4 и запре-.щается работа регистру 5, а бпок 9 переводится в соответствующий режим функционирования. Дпя осуществпения обменапроцесеор ОШ выставляет на вход 14адрес устройства с признаком обменапо интерфейсу фМагистрапь", сопровождаяего по входу-выходу 15 сигналом СХЗи выставпяет на вхоц-выход 15 сигнапУ 1, В спучае вывода с интерфейса ОШданные выдаются на вход-выход 13. Припоступпении сигнапа СХЗ бпок 1 вырабатывает сигнап Обмен" и сигнал В 1, опредепяющий направление обмена, значениекоторого при выводе данных равно поги-,ческой единице, а при вводе - погическому нупю. Сигнап Обмен" по шине 23поступает на вход бпока 12 и устанавпивает триггер 53 в нулевое состояние,Логический нупь с выхода триггера 53поступаетна элемент И 54 и с его выхода через коммутатор 56 поступает на выход 20, как. сигнап ЗДМ. Сигнап РДМ,представпенный погической единицей навходе 21, через коммутатор 57 поступает на прямой вход эпемента И 55, наинверсном вхоце которого приходит нулевой сигнап с выхоца энемента И 54. Врезупьтате на выходе эпемента И 55526 10 мента И 54 появпяется логическая единица, в резупьтате чего на выхоае эпе-.мента И 55 появпяется погический нупь,по которому снимаются сигнапы Захват",и ЗДМ. Поспе этого буфер 4 и регистр6 откпючаются от интерфейса "Магистрапь и сигнап Разрешение цоступа кмагистр;пи снимается,9 1051 буает погическая единица, явпяюшаяся известитепьным сигнапом "Захват" магистрали.Сигнап "Захват" через второй выхоц бпока 12 по шине 24 поступает на входы буфера 4, регистра 6 и блока 9. По этому сигналу регистр 6 выаает адрес на вход-выход 17, буфер 4 пропускает цан ные с входа-выхоца 13 на вхоц-выхоа 16 при напичии на втором его входе сигц 1 О напа В 1, равного логической единице, и наоборот - при напичии на этом вхоце сигнапа В 1, равного погическому нулю, так как комбинация входных сигнапов (режим, захват и В 1) на вхоаах эпемен тов И 58 и 59 обеспечивает открывание групп 60 ипи 61 трехстабипьных эпементов.В блоке 9 сигнал "Захват" через информационный вход регистра 27 тактовым 20 , импупьсом генератора 26 продвигается к его выхоцам, затем с первого из них поступает на информационный вход сдвига-. ющего регистра 28, а с второго - на синхронизирующий Вхоц триггера 31 и .5 переводит его в нупевое состояние, Сит нап с выхоца триггера 31 поступает на первый вход дешифратора 41. В это. вре-, мя на остапьных его вхоаах присутствуют сигнапы ЗУ/УВВ, выборка 1 и У 1. Дешифратор 41 по комбинации входных сигнапов выраоатывает сигнапы Запись" либо Чтение", если обмен происходит с ЗУ ипи сигнапы "Прием" пибо Выаача", еспи обмен происходит с устройством ввоаа-вывода, и выцает их на вход-выход 18. Устройство, с которым осуществпяется обмен, выпопнив операцию обмена, вырабатывает управляющий сигнап "Ответ, прецставпенный логическим куцем, кото 40 ,рый с входа-выхоца 18 поступает на инверсный вход эпемента И 38, В случае осуществпения ввода информации триггер 32 установлен в единичное состояние и поэтому логическая единица с его выхоца поступает на прямой вход эпемента И 38.45 На выходе эпемента И 38 в атом спучае будет сформирован сигнап фЗанесение", который по шине 22 поступает на регистр 5 цпя приема данных с входа-выхода 16. Кроме того, сигнап Ответ поступает на информационный вход савигающего регистра 28 и поц цействием импупьсов с тактового генератора 26 появпяется на первом, втором и третьем его выхоцах с запаздыванием на оцин, цва и три.такта соответственно. Сигнап с первого выхода регистра 28 устанавпивает триггер 31 в единичное состояние, а триггер 30 в нупевое. Г 1 ри этом погическая еаиница с выхоаа триггера 31 бпокирует работу аешифратора 41, а погический нупь с выхоца триггера 30 приводит к появпению на выходе эпемента И-НЕ 35 погической единишя, которая поступает на вхоц-выхоа 15 и явпяется сигнапом СХИ, свидетепьствующим о том, что обмен с ааресуемым устройством завершен, Ло этому сигнапу процессор снимает цанные с входа-выхода 13, ацрес - с вхоаа 14 и управпяющие сигналы - с вхоца-выхоца 15. Снятие сигнапа СХЗ приводит к.тому, что триггер 29 устанавпивается в нупевое состояние, а триггер 30 - вединичное. При этом на выходе эпементаИ-НЕ 35 появляется погический нупь,что соответствует снятию управпиющегосигнапа СХИ,Сигнап - погическая ециница с второго выхода регистра 28 поступает навхоа элемента И-НЕ ЗЗ. На другой вхоцэтого элемента с регистра 7 по шине22 поступает сигнал "Инкремент", который при обмене массивами информациипрецставпен погической единицей, а приобмене сповом - погическим нупем. Приналичии погической ециницы на цругомвходе эпемента И-НЕ 33 на его выхоцеформируется сигнап "Инкремент адреса",который с выхода бпока 9 по цепи 25 поступает на вход регистра 6 ацреса и увепичивает его соцержимое на еаиницу. При напичии логического нупя на другом входе эпемента И-НЕ 33 на его выходе формирования указанного сигнапа не произойает и содержимое регистра 6 ацреса не изменится,Сигнал с третьего выхода регистра 28 через первый выхоц бпока 9 поступает на бпок 12 и явпяется испопнитепьиой командой "Сброс захвата" магистрапи, .По нему триггер 53 устанавпивается в еаиничное состояние, а на выхоце эпеНаэтом процецура обмена сповом в первом режиме завершается,В спучае обмена массивом из регистра 7 по шине 22 на вход бпока 12 может быть вэреаана команца Запрос пос;- тоянный - погический нупь, которая11 1 О 51 через элемент И 54 и коммутатор 56 обеспечивает постоянный захват интерфейса Мегвстраць На втором выходе блока 12 в этом случае постоянно присутствует сигнап "Захват" и поатому пуск бнока 9 на обмен с интерфейсом "Магистраль" производится сигнапом "Обмен" через его вход и энемент И 36 путем установки триггера 31 в нупевое состояиие по установочному входу, 1 ОВо втором режиме обмена устройствоФункционирует анапогичным образом за искпючением того, что сигнал "Режим, поступающий с регистра 7. по шине 22,разрешает работу регистра 5 и разрешает 1формирование вбпоке 9 сигнапа СХИ по сигналу СХЗ, что позвопяет процессору ОШ осуществпять обмен на уровне регистров устройства.Регистр 5 в этом режиме работает 20 таким образом.Сигнал Режим" поступает на первые входы апементов И 66 - 68, разрешая управпение группами 64 и 65 трехстабипьных эпемеитов и формирование сщ д непа Готов на первом входе-выходе, При этом нри напичии В 1 на втором входе эпемеита И 66 грутша 65 разрешает выдачу содержимого регистра 63 на вход- выход 13, а при напичии сигнапе "Захват и сигнапа У 2, поступающих на вторбй и третий входы эпемента И 67, разрршается выдача содержимого регистра 62 через группу 64 и формированиесигнадаГотовностью ы входе-выходе 16; По сигнапу "Занесение с блока 9, посту 35 . пающему по вине 22, осуществпяется занесение информации с входе-выхода врегистр 63 и происходит формированиеэпементеми И 68 и ИЛИ 69 сигнапаГотов, который задним фронтом устанавЪпивает в единичное состояние один избитов регистра 8 состояния, Синхронизация обмена осуществляется путем анализа процессором ОШ состояния регистра .8, дпя чего перед каждым цикпом обменаосуществляется его чтение.При запросе связи со стороны нижнегояруса ипи покапьной подсистемы запрососуществляется активным эпементом, Вэтом случае активный апемеит произво , дит обращение по входу-выходу 17 устройства, Сигнал адреса с входе-выхода17 поступает на вход блоке 11 где ондекодируется и при напичии на другомего входе управпяющего сигнапа Вь:дача поступающего с входа-выхоца 18, бпок 11 формирует вектор прерывания и сигнап "Выборка 11". Вектор прерывания с 526 12первого выходе бпока 11 поступает на второй вход регистра 3 и фиксируется в нем. Снгнап Выборка 11 ф с второго выхода блока 11 по шине 26 поступает ца второй вход блока 2 прерываний и с н -о не единичный установочный вход трнг;ера 42. Не выходе триггере 42 появляется погичэская единица, явпяющаяся сигнапом Запрос прерывания", который через эпемент ИЛИ. 45 н апемент И 47, при нупе на его инверсном входе, поступает на вход-выход 15, В ответ на ато процессор ОШ выдает на вход- выход 15 сигнап "Разрешение прерыва ния" - погическую единицу, котооая поступает на инверсный вход элемента И 47, поспе чего погическая единипа на его выходе сМеняется нупем, что соответствует снятию сигнепе Запрос преры-. вания". Оцновременно с этим сигнапфРазрешение прерывания поступает на синхронизирующий вход триггера 43, а поскопьку на его информационном вхоце уже присутствует логическая единица с выхода эпемента И-НЕ 51, то он перегодится в ециничное состояние, и сигнап с его выхода поступает на информационный вход триггере 44 и на вход эпемента И 49.В момент, когда управпянщие сигнапы СХИ и Занято" на входах эпемента ИЛИ 46 соответствуют погическим нупям Логическая единица с выхода эпамен та И 50 поступает на сищронкзирующий вход триггере 44 и он переходит в единичное состояние. Единица с выхода тра гера 44, явпяющаяся сигнапом ПВБ (подтверждение выборки) через вход-выход бцока 2 поступает на вход-выход 15 н на один из входов элемента И 49, на втором входе которого уже присутствует единице с выхода триггера 43. На выходе эпемента И 49 появпяется догическая единица, явпяющеяся сигнацом "Вектор прерывания 1". Этот сигнап поступает на выход бпока 2, в резупьтате чего содержимое регистре 3 проходит не вход-выхо д 1 3, вызывая прерывающ ую программу. Одновременно с управпяющим сигнапом "Вектор прерывания 1" бпок 2 посредством эпемента НЕ 52.формирует сигнап Занято", который поступает. на вход выход 15 и свидетепьствует о том, что устройство заняпо интерфейс ОШ.В программе обработки прерываний про-. цессор записывает в регистр 7 команду "Сброс" прерывания. В атом спучае сигнап Сброс с выхоца регистра 7 по ши 1 З 1 051 не 22 через первый вход бпока 2 поступает на синхронизирующий вход триггера 42 и нупевой установочный вход триггера 44, устанавливая бпок 2 в исходное состоя ние. 5В интерфейсе "Магистраль" дпя осуществления запросов связи (ЗПР) имеется радиапьная магистраль. В спучае запроса связи на обмен от пассивных эпементов с координатором соответствующая радиапь 10 вызывает прерывание процессора ОШ, При этом активный эпемент интерфейса "Ма гистрапь" на данный запрос не реагирует;Сигнап ЗПР .некоторого прерывания с входа 19 поступает на третий вход ре-.15 гистра 8 состояний и через эпемент ИЛИ 10 на третий вход бпока 2. В бпоке 2 сигнап ЗПР через соответствук. щей вход эпемента ИЛИ 45 запускает формырование и обработку прерывания анапогично прерыванию от активного устройства. Сигнап ЗПР поступает на соответствующий вход эпемента И 48, на выходе которого в сцучае, еспи прерывание активных устройств обработано, формиру ется сигнап "Вектор прерывания П", поступающий на первый вход регистра 3,Формируя в этом регистре соответствующий вектор прерывания, по которому выдается соответствующая ему программа обработки прерывания. В этой программе процессор опрашивает регистр 8 опредепяет по какому уровню возникло прерывание и обрабатывает его по соответствующему алгоритму.Сброс нижнего уровня в исходное состояние происходит по команде процессора ОШ, в результате которой с регистра 7 по шине 22 на бпок 9 поступает сигнап Сброс, где он формироватепем 40 преобразуется в импульс Установ", оторый по входу-выходу 18 и приводит нижний. уровень в исходное состояние.Таким образом, предлагаемое устройство по сравнению с известным позвопяет осуществцять обмен в иерархйческой структуре между нижним ярусом, покапьной подсистемой нижнего яруса, функционапьным эпементом нйжнего яруса н координатором. Кроме того, за счет установления погической связи с функционапьным эпементом нижнего яруса, устройс во обеспечивает высокую эффективность процедуры обмена массивами информации.