Компаратор

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХ 5525 УБЛИК СУДАРСТВЕННЪЙ КОМИТЕТИЗОБРЕТЕНИЯМ И ОТКРЫТИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Т(21) 4782695(24 нии быстродействия, стабильности и точно- (22) 15.01.90 сти. Сущность: компаратор содержит три (46) 15,08.92. Бюл, М 30 элемента НЕ (1,12,23), три элемента задер- (71). Научно-исследовательский институт жки (2,3,14), стробирующий выход(4) компаэлектротехники ратора, О-триггер (5), инверсный (6) и (72) С.А.Горчаков . прямой (7) выходы компаратора, дифферен- (56) Авторское свидетельство СССР циальный операционный уСилитель (8); ин- В 541140, кл. 6 05 В 1/01, 1974. формационный вход (9) компаратора,Патент США М 3593162, опорный вход (10) компаратора, К-триггер кл. 328-111, 1970. (11), генератор тактовых импульсов (13),Авторское свидетельство СССР счетчик импульСов (15), регистр сдвига (16), М 1576881, кл, 6 05 В 1/01, 1988 элемент И (17), логический блок сравнения(18), Й 5-триггер (19), дешифратор (20), два (54) КОМПАРАТОРмультиплексора (21,22), два входа (24,25) за- (57) Использование: в системах автоматиче- дания зоны нечувствительности компаратора, ского управления и связи, преимуществен-9-8-12-11-17-16-18-5-6, 13-15-20-21-2-23-21-1-3- но в аналого-цифровых преобразователях, 4, 24-22-18, 10-8, 8-11, 11-16, 13-11, 13-14-17, а Цель: упрощение компаратора при сохране-19-22, 18-19, 19-21, 20-21, 2-15, 23-26, б ил,Изобретение относится к вычислительной технике и может быть использовано в системах управления и связи для преобразования аналогового сигнала в цифровой.Известен компаратор, содержащий элемент сравнения аналоговых напряжений; триггер Шмидта, первый и второй одновибрзторы.Известен также компаратор; содержащий элемент сравнения аналоговых напряжений, элемент НЕ, первый, второй и третий триггеры и элемент И,Недостатком данных устройств является низкая стабильность работы, так как эле-. мент сравнения аналоговых напряжений может работать на границе разрешающей способности и на выходе устройств формируются сигналы, не отражающие точно результат сравнения аналоговых напряжений и являющиеся нестабильными по времени. ЬаНаиболее близким по технической сущности к предлагаемому является компара- тор, содержащий операцйонный усилитель ъ (ОУ), неинвертирующий вход которого является информационным входом компарзто- (Я ра, инвертирующий вход - опорным входом у компаратора, первый элемент НЕ, вход которого соединен с выходом ОУ, генератор тактовых импульсов, первый триггер, 3-вход фкоторого соединен с выходом ОУ, К-вход Ы которого соединен с выходом первого элемента НЕ, С-вход которого соединен с выходом генератора тактовых импульсов, а первый элемент задержки, вход которого соединен с выходом генератора тактовых импульсов, первый элемент.И, первый вход которого соединен с выходом первого триггера, второй вход которого соединен с выходом первого элемента задержки, регистр сдвига, О-вход которого соединен с выхо1755253ЛТСоставитель С,Горчаков Редактор И,Сегляник Техред М.Моргентал Корректор С,Пека 3 2892 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб., 4/5изводственно-издательский комбинат "Патент", г, Ужгород, ул, Гагарина, 10дом первого триггера, С-вход которого соединен с выходом элемента И, первый счетчик импульсов, С-вход которого соединен с выходом генератора тактовых импульсов, первый дешифратор, вход которого соеди нен с выходом первого счетчика импульсов, второй счетчик импульсов, С-вход которого соединен с выходом генератора тактовых импульсов, второй дешифратор, вход которого соединен с выходом второго счетчика 10 импульсов, второй элемент задержки, вход которого соединен с выходом первого дешифратора, третий элемент задержки, вход которого соединен с выходом второго дешифратора, первый логический блок срав нения, вход которого соединен с первым выходом регистра сдвига, С-вход которого соединен с выходом первого дешифратора, второй логический блок сравнения, вход которого соединен с вторым выходом регист ра сдвига, С-вход которого соединен с выходом второго дашифратора, второй триггер, Б-вход которого соединен с выходом "Равно" первого логического блока сравнения, третий логический блок сравне ния, первый вход которого соединен с инверсным выходом второго триггера и соединен с входом "Разрешение" первого счетчика импульсов, второй вход которого соединен с выходом "Больше" первого ло гического блока сравнения, третий вход которого соединен с прямым выходом второго триггера и соединен с входом "Разрешение" второго счетчика импульсов, четвертый вход которого соединен с выходом 35 второго логического блока сравнения, четвертый логический блок сравнения, первый вход которого соединен с выходом второго элемента задержки, второй вход которого соединен с инверсным выходом второго 40 триггера, третий вход которого соединен с выходом третьего элемента задержки, четвертый вход которого соединен с прямым выходом второго триггера. четвертый элемент задержки, вход которого соединен с 45 выходом четвертого логического блока сравнения и соединен с В-входами первого счетчика импульсов, второго счетчика импульсов, регистра сдвига, второго триггера, выход которого является стробирующим вы ходом компаратора, второй элемент НЕ, вход которого соединен с выходом четвертого логического блока сравнения, третий триггер, О-вход которого соединен с выходом третьего логического блока сравнения, 55. С-вход которого соединен с выходом второго элемента НЕ, прямой и инверсный выходы которого являются инверсным и прямым выходами компаратора,Недостатком данного компаратора является его функциональная сложность, обусловленная наличием двух схемных цепей управления и анализа (счетчик импульсов, дешифратор, элемент задержки, логический блок сравнения) и сложность изменения эталонных кодов сравнения в логических блоках сравнения,Цель изобретения - упрощение компаратора, обеспечивающее при сокращении общего числа элементов на 25-30 оь сохранение быстродействия, стабильности и точности. Кроме того повышается гибкость в управлении компас втором за счет появления возможности изменять во время работы эталонные коды сравнения, используемые в компараторе для анализа входной информации.Существенные признаки, отличающие данный компаратор от известного состоят во введении первого мультиплексора, второго мультиплексора и третьего элемента НЕ,На фиг. 1 изображена блок-схема компаратора; на фиг, 2 а - функциональная схема логического блока сравнения; на фиг, 26, в - таблицы истинности для нормального режима работы и для режима работы с расширением; на фиг, 3 и 4 - временные диаграммы для нормального режима работы; на фиг, 5 и б - временные диаграммыдля режима работы с расширением.Компаратор (фиг. 1) содержит первый элемент НЕ 1 (на микросхеме (ИМС).531 ЛН 1), первый элемент задержки 2 (ИМС 531 ЛИ 1), второй элемент задержки 3 (ИМС 531 ЛН 1), выход которого является стробирующим входом 4 компаратора, О-триггер 5 (ИМС 531 ТМ 2), прямой и инверсный выходы которого являются инверсным и прямым выходами б и 7 компаратора, дифференциальный операционный усилитель 8 (ИМС 14 ОУД 9), неинвертирующий вход которого является информационным входом 9 компаратора, инвертирующий вход - опорным входом 10 компаратора, а выход - соединен с 1-входом 3 К-триггера 11 (ИМС 531 ТВ 10) и со входом второго элемента НЕ 12 (ИМС 531 ЛН 1), подключенного выходом к К-входу 3 К-триггера 11, соединенного С-входом с выходом генератора тактовых импульсов 13 (на ИМС 531 ЛАЗ и дискретных элементах), со входом третьего элемента задержки 14 (ИМС 531 ЛН 1) и с С-входом счетчика импульсов 15 (ИМС 531 ИЕ 5), а прямым выходом - с О-входом регистра сдвига 16 (ИМС 531 ТМ 8) и с первым входом элемента И 17 (ИМС 531 ЛИ 1), подключенного вторым входом к выходу третьего элемента задержки 14, а выходом - к С-входу регистра сдвига16, соединенного выходом с первым входом логического блока сравнения 18 (на ИМС 531 СП 1, 531 ЛЕ 1 и 531 ЛАЗ), подключенного выходом "Равно" к 5-входу ВБ-триггера 19 (ИМС 531 ТМ 2), и дешифратор 20 (ИМС 531 ИД 7), соединенный входом с выходом счетчика импульсов 15, первый и второй мультиплексоры 21 (ИМС 531 КП 14) и 22 (ИМС 531 КП 13), третий элемент НЕ 23 (ИМС 531 ЛЕ 1). соединенный входом с выходом первого элемента задержки 2 и с Й-входом счетчика импульсов 15, а выходом - с В-входом регистра сдвига 16 и с первым входом первого мультиплексора 21, подключенного вторым входом к первому выходу дешифратора 20, третьим входом - ко второму выходу дешифратора 20 и Я-входу ВЯ-триггера 19, 5-входом - к прямому выходу ВЯ-триггера 19 и к 8-входу второго мультиплексора 22, первым выходом - к С-входу логического блока сравнения 18 и ко входу первого элемента задержки 2, а вторым выходом - к С-входу 0-триггера 5 и к входу первого элемента НЕ 1, соединенного выходом со входом второго элемента задержки 3,"второй вход логического блока сравнения 18 соединен с выходом второго мультиплексора 22, а выход "больше" - с О-входом О-триггера 5, первый и второй входы второго мультиплексора 22 являются первым и вторым управляющими входами 24 и 25 компаратора,Логический блок сравнения 18 (фиг, 2 а) содержит первый элемент сравнения двоичных чисел 26 (ИМС 531 СП 1), входы первого и втоого разрядов которого подключены соответственно к первому входу логического блока сравнения 18, входы третьего и четвертого разрядов которого подключены соответственно к второму входу логического блока сравнения 18, второй элемент сравнения двоичных чисел 27 (ИМС 531 СП 1), входы первого и второго разрядов которого подключены соответственно к первому входу логического блока сравнения 18, входы третьего и четвертого разрядов которого подключены соответственно к второму входу логическо о блока сравнения 18, вход "Меньше" которого соединен с входами "Меньше" и "Равно" первого элемента сравнения двоичных чисел 26 и подключен к С-входу логического блока счравнения 18, элемент ИЛИ-НЕ 28 (ИМС 531 ЛЕ 1), соединенной вторым входом с первым входом элемента И-НЕ 29 (ИМС 531 ЛАЗ) и подключенный к выходу "Меньше" второго элемента сравнения двоичных чисел 27, подключенный первым входом к выходу "Меньше" первого элемента сравнения двоичных чисел 26, выход "Равно" которого подключен к второму входу элемента И-НЕ30 35 40 50 5 10 15 20 25 29, выход которого является выходом "Равно" логического блока сравнения 18, элемент НЕ 30 (ИМС 531 ЛЕ 1), вход которого подключен к выходу элемента ИЛИ-НЕ 28, выход которого является выходом "Больше" логического блока сравнения 18,Компаратор работает следующим образом.На входы 9 и 10 компаратора и соответственно неинвертирующий и инвертирующий входы дифференциального операционного усилителя 8 поступает непрерывно меняющееся входное аналоговое напряжение Ох и периодически меняющееся опорное аналоговое напряжение Ос, С выходом операционного усилителя (ОУ, 8 снимается периодически меняющееся аналоговое напряжение либо ОВ либо плюс 5 В (фиг, 3). Если Овх. Ооп., на выходе ОУ 8 устанавливается уровень аналогового напряжения плюс 58, близкий к уровню логической единицы (лог.1), Если ОвхОвна выходе ОУ 8 устанавливается уровень аналогового напряжения ОВ, близкий к уровню логического нуля (лог.О), При этом, величина/Овх, - О 0 п,/ не находится вблизи границы разрешак:щей способности ОУ 8. С выхода ОУ 8 периодически меняющееся аналоговое напряжение поступает на вход второго элемента Н Е 12 и на 3-вход 3 К-триггера 11. Дляполучения необходимых уровней аналогового напряжения ОУ 8 включен по одной из рекомендуемых схем, Второй элемент НЕ 12 инвертирует поступающий аналоговый сигнал и вырабатывает логический сигнал (фиг. 3), который поступает на К-вход )К- триггера 11. Поступающие на 3-вход и К- вход ЗК-триггера 11 сигналы по С-входу тактируются импульсами, вырабатываемыми генератором тактовых импульсов 13 (фиг. 3), На выходе ЛК-триггера 11 формируются тактированные выходные сигналы (фиг. 3), которые поступают на первый вход элемента И 17 и на О-вход регистра сдвига 16, На второй вход элемента И 17 поступают сигналы лог. 1 с выхода третьего элемента задержки 14 (фиг. 3),Третий элемент задержки 14 производит задержку поступающих на его вход импульсов с генератора тактовых импульсов13 на величину тэвд, з, которая учитывает задержку 3 К-триггера 11 и позволяет исключить появление на выходе элемента И 17 "лишнего" импульса, Элемент И 17 вырабатывает на выходе лог. 1 при наличии на первом его входе лог. 1. С выхода элемента И 17 сигналы лог, 1 (фиг, 3) поступают на С-вход регистра сдвига 16 и являются для него тактовыми, На О-вход регистра сдвига5101520 25 ЗО 40 50 55 16 поступают сигналы с выхода ЛК-триггера 11 (фиг, 3). Запись в регистр сдвига 16 производится только при наличии на выходе ,1 К-триггера 11 лог, 1, На выходе регистра сдвига 16 формируется четырехразрядный двоичный код, который передается на первый вход логического блока сравнения 18 (Фиг. 1, 2), Регистр сдвига 16 имеет семь разрядов, но на выход выводится содержимое, начиная с четвертого разряда. На С- вход счетчика импульсов 15 поступают импульсы с выхода генератора тактовых импульсов 13 (фиг. 3). Счетчик импульсов 13 производит их подсчет и выдает двоичный код на вход дешифратора 20, При этом на Я-входе счетчика импульсов 15 поддерживается лог, 0 с выхода первого элемента задержки 2 (фиг. 4). При поступлении на С-вход счетчика импульсов 15 пятого и седьмого импульсов с выхода генератора тактовых импульсов 13, на его выходе вы рабаты ва ются соответствующие двоичные коды, которые, поступив на вход дешифрэтора 20, формируют на его первом и втором выходах сигналы лог. 0 (фиг. 3), В данном режиме работы компаратора В 5-триггер 19 по Я-входу логическим блоком сравнения 18 не устанавливается (фиг. 1), Нэ выходе ВЯ-триггера 19 поддерживается лог. 0 (фиг.4), когорый передается на Я-входы первого и второго мультиплексоров 21 и 22, С второго выхода дешифратора 20 лог. 0 поступает на В-вход ВЯ-триггера 19, не изменяя его состояния, ина третий вход первого мультиплексора 21,Лог. 0 с первого выхода дешифратора 20 35 передается на второй вход первого мультиплексора 21, Так как на Я-входе первого мультиплексора 21 установлен лог. О, то на его первом выходе вырабатывается лог. 1 из сигнала с первого выхода дешифратора 20, а на его втором выходе поддерживается лог, О, формируемый из сигнала с выхода третьего элемента НЕ 23 (фиг, 4). Лог, 1 с первого выхода первого мультиплексора 21 поступает на С-вход логического блока сравнения 18 и нэ вход первого элемента задержки 2, С его приходом логический блок сравнения 18 (фиг. 2 а) начинает сравнивать четырех- разрядный двоичный код, поступающий нэ первый вход с выхода регистра сдвига 16, с четырехразрядным двоичным кодом, поступающим с выхода второго мультиплексора 22. в соответствии с таблицей истинности (фиг, 2 б). Так как на 5-входе второго мультиплексора 22 установлен лог, О. на его выход передается четырехразрядный двоичный эталонный код сравнения с первого управляющего входа 24 компаратора (фиг, 1). Первый элемент задержки 2 задерживает поступающий на его вход сигнал лог. 1 на величину г,л 1 (Фиг, 4), Величина задержки обеспечивает нормальное функциони-. рование компаратора и необходимую задержку для сигналов, поступающих на С- входы логического блока сравнения 18 и О- триггера 5, В-входы счетчика импульсов 15 и регистра сдвига 16, С выхода первого элемента задержки 2 лог. 1 поступает на В-вход счетчика импульсов 15, сбрасывая его содержимое, и на вход третьего элемента НЕ 23. Третий элемент Н Е 23 вырабатывает лог.0 (фиг. 4). который поступает на В-вход регистра сдвига 16, сбрасывая его содержимое, и на первый вход первого мультиплексора 21. На втором выходе первого мультиплексора 21 вырабатывается лог, 1 (фиг. 4), которая поступает на С-вход О-триггера 5 и на вход первого элемента НЕ 1. На выходе "Больше" логического блока сравнения 18 в результате сравнения четырехразрядных двоичных кодов либо поддерживается лог, 1 (если входной двоичный код меньше эталонного), либо появляется лог, 0 (если входной двоичный код больше эталонного). Сигнал с выхода "Больше" логического блока сравнения 18 (фиг. 3) поступает нэ О-вход О-триггера 5. О-триггер 5 стробируется по С-входу сигналом лог, 1 со второго выхода первого мультиплексора 21 (фиг, 4). На прямом и инверсном выходах 0-триггера 5 устанавливаются соответственно лог. 0 (лог. 1) и лог. 1 (лог 0), которые передаются на инверсный и прямой выходы 6 и 7 компаратора (фиг. 4), На стробирующем выходе 4 компаратора вырабатывается лог. О (фиг, 4), который формируется иэ лог. 1 со второго выхода первого мультиплексора 21 (фиг. 4), Этот импульс инвертируется первым элементом НЕ 1 (фиг. 4) и задерживается вторым элементом задержкиЗнавеличину г 3 яд,2 . Величина т эд, 2 учитывает задержку О-триггера 5,На входы 9 и 10 компарэтора и соответственно неинвертирующий и инвертирующий входы ОУ 8 поступают непрерывно меняющееся входное аналоговое напряжение О, и периодически меняющееся опорное аналоговое напряжение 00 п, Величина /08, - 00 п,/ находится на границе разрешающей способности ОУ 8, На выходе ОУ 8 формируются сигналы, амплитуда которых находится в диапазоне от ОВ до плюс 5 В нестабильные по амплитуде и времени(фиг, 5). Эти нестабильные сигналы поступают на вход второго элемента НЕ 12 и 1-вход,1 К- триггера 11, Второй элемент НЕ 12 инвертирует поступающие аналоговые сигналы и формирует из них сигналы лог. 0 и лог. 1 (фиг. 5).С выхода второго элемента НЕ 12 эти сигналы поступают нэ К-вход ЛК-триггера 11. ЛК-триггер 11 тактируется по С-входу импульсами, вырабатываемыми генератором тактовых импульсов 13 (фиг. 5). На выходе Л К-триггера вырабатывэются сигналы лог, 1, поступающие на первый входэлемента И 17 и на О-вход регистра сдвига 16. Третий элемент задержки 14 задерживает поступающие с генератора тактовых им. пульсов 13 импульсы нэ величину хзад.з (фиг, 5) и передает их нэ второй вход элемента И 17, Элемент И 17 вырабатывает сигналы лог. 1, равные по длительности импульсам с генератора тактовых импульсов 13, которые поступают на С-вход регистра сдвига 16, На О-вход регистра сдвигэ 16 поступают сигналы с выхода 3 К-триггера 11 (фиг. 5). С выхода регистрэ сдвига 16 снимается четырехрэзрядный двоичный код, который поступает на первый вход логического блока сравнения 18 (фиг, 1), Счетчик импульсов 15 производит подсчет импульсов, поступающих на него с генератора тактовых импульсов 13, и выдаетдвоичный код нэ дешифратор 20, На В-входе счетчика импульсов 15 поддерживается лог.0 с выхода первого элемента задержки 2 (фиг. 6), При поступлении на С-вход счетчика с выхода генератора тактовых импульсов 13, нэ его выходах вырабатываются соответствующие двоичные коды, которые, поступив нэ вход дешифратора 20, формируют нэ первом и втором его выходах лог, 0 (фиг. 5). На Я-входе первого мультиплексора 21 поддерживается лог, 0 с выхода ВЯ-триггера 19 (фиг. 6), Лог, 0 с второго выхода дешифратора 20 поступает на В-вход ВЯ-триггера 19, не изменяя его состояния, и на третий вход первого мультиплексора 21. С первого выхода дешифратора 20 лог. 0 поступает нэ второй вход первого мультиплексора 21. На первом выходе первого мультиплексора 21 вырабатывается лог. 1 (фиг. 6) из сигнала первого выхода дешифрэтора 20 (фиг, 5), На втором выходе первого мультиплексора 21 поддерживается лог. О (фиг. 6), формируемый из сигнала с выхода третьего элемента НЕ 23 (фиг, 6). Лог. 1 с первого выхода первого мультиплексора 21 поступает нэ С-вход логического блока сравнения 18 и нэ вход первого элемента задержки 2. Логический блок сравнения 18 (фиг, 2 э) начинает срав- нивать четырехразрядный двоичный код, поступающий на первый вход с выхода регистра сдвига 16, с четырехразрядным двоичным кодом, поступающим с выхода второго мультиплексора 22, в соответствии с таблицей истинности (фиг, 2 б). Тэк как наЯ-входе второго мультиплексора 22 установлен лог. О с выхода ВЯ-триггерэ 19 (фиг. 6), нэ его выход передается четырехразрядный двоичный эталонный код сравнения с первого управляющего входэ 24 компарэтора (фиг. 1), На выходе "Равно" логического блока сравнения 18 в результате сравнения четырехрэзрядных двоичных кодов вырабатывается лог. О (фиг, 5), который поступает 10 нэ Я-вход ВЯ-триггера 19. На выходе ВЗ- триггера 19 устанавливается лог, 1 (фиг, 6), С выхода ВЯ-триггерэ 19 лог, 1 поступает нэ Я-входы первого и второго мультиплексора 21 и 22. Лог,.1, поступившая на С-вход логического блока сравнения 18, поступэет и на вход первого элемента задержки 2. Первый элемент задержки 2 задерживает этот сигнал нэ величину хлад. 1 (фиг, 6). С выхода первого элемента задержки 2 лог. 1 поступает на В-вход счетчика импульсов 15,20 сбрасывая его содержимое, и на вход третьего элемента НЕ 23,Третий элемент НЕ 23 вырабатывает лог. О (фиг. 6), который поступает нэ В-вход регистра сдвига 16, сбрасы 25 вая его содержимое, и на первый вход первого мультиплексора 21. Но тэк как на Я-входе первого мультиплексора 21 установлена лог, 1, нэ втором его выходе поддерживается лог, 0 (фиг, 6) и передается на 30 35 С-вход О-триггера 5 и вход первого элемента НЕ 1, Нэ прямом и инверсном выходах 7 и 6 компэраторэ логические сигналы не изменяются, выработки сигнала на стробирующем выходе 4 компарэтора не происходит (фиг. 6). После сбросэ счетчик импульсов 15 и регистр сдвига 16 начинают новый цикл работы. Нэ О-вход регистра сдвига 16 поступают сигналы с выхода,3 К-триггера 11, которые стробируются по С-входу сигналами 40 45 50 лог, 1 с выхода элемента И 17, С выхода регистра сдвига 16 снимается четырехразрядный двоичный код, который передается нэ первый вход логического блока сравнения 18 (фиг, 1). Счетчик импульсов 15 подсчитывает импульсы, поступающие на него с генератора тактовых импульсов 13, и выдает двоичный код нэ дешифратор 20. При поступлении на С-вход счетчика импульсов 15 пятого импульса с выхода генератора тэктовых импульсов 13, на его выходе вырабатывается соответствующий двоичный кодЭтот двоичный код поступает на вход дешифратора 20 и формирует на втором его выходе отрицательный импульс (фиг. 5), который передается на третий вход первогомультиплексора 21 и на В-вход ВЯ-триггера 19. Тэк как на Я-входе первого мультиплексора 21 установлена лог. 1 с выхода ВЯ-триггера 19 (фиг. 6), нэ первом выходе первогомультиплексора 21 вырабатывается лог, 1 (фиг, 6), которая поступает на С-вход логического блока сравнения 18 и на вход первого элемента задержки 2, Логический блок сравнения 18 (фиг, 2 а) начинает сравнивать четырехразрядный двоичный код, поступающий на первый вход с выхода регистра сдвига 16, с четырехразрядным двоичным кодом, поступающим с выхода второго мультиплексора 22, в соответствии с таблицей истинности (фиг, 2 в). Так как на Я-входе второго мультиплексора 22 установлена лог.1 с выхода ЙЗ-триггера 19 (фиг, 6) на его выход передается четырехразрядный двоичный эталонный код сравнения со второго управляющего входа 25 компаратора (фиг.1). На выходе "Больше" логического блока сравнения 18 в результате сравнения четырехразрядных двоичных кодов либо поддерживается лог. 1 (если входной двоичный код меньше эталонного), либо появляется лог. О (если входной двоичный код больше эталонного). Лог. 0 с второго выхода дешифратора 20 сбрасывает по Й-входу В 5-триггер 19, На выходе ЙЗ-триггера 19 устанавливается лог.0 (фиг. 6), который передается на 3-входы первого и второго мультиплексоров 21 и 22. Задержки ВЯ-триггера 19 и первого мультиплексора 21 достаточно для нормальной работы компаратора, Лог, 1 с первого выхода первого, мультиплексора 21 поступает и на вход первого элемента задержки 2 (фиг, 6). Первый элемент задержки 2 задерживает этот сигнал на величину тзд.1 (фиг. 6), С выхода первого элемента задержки 2.,лог. 1 поступает на Й-вход счетчика импульсов 15, сбрасывая его содержимое, и на вход третьего элемента НЕ 23. На выходе третьего элемента НЕ 23 вырабатывается лог. 0 (фиг.6), который поступает на В-вход регистра сдвига 16, сбрасывая его содержимое, и на первый вход первого мультиплексора 21, На Я-входе первого мультиплексора 21 уже установлен лог, 0 с выхода ВЯ-триггера 19 (фиг, 6) и на втором выходе его вырабатывается лог, 1 (фиг, 6), которая поступает на С-вход Р-триггера 5 и на вход первого элемента НЕ 1. С приходом на С-вход лог. 1 О-триггер 5 записывает сигнал по О-входу с выхода "Больше" логического блока сравнения 18 (фиг, 5). На прямом и инверсном выходах О-триггера 5 устанавливаются, соответственно, лог. 0 (лог. 1) и лог, 1 (лог, 0), которые передаются на инверсный и прямой выходы б и 7 компаратора(фиг, 6). Второй элемент задержки 3 вырабатывает лог, О(фиг, б), который поступает на стробируюЩйи выход 4 компаратора.55 входом к выходу третьего элемента задержки, а выходом - к С-входу регистра сдвига,соединенного выходом с первым входом логического блока сравнения, подключенного выходом "Равно" к Я-входу ЙЯ-триггера. идешифратор, соединенный входом с выхо 5 10 15 20 25 3035 40 4550 Сохранение быстродействия в компараторе достигается за счет непрерывности в работе счетчика импульсов 15 и выбором времени задержки первого элемента задержки 2, от которых зависит перекрытие времени вступления отдельными устройствами компаратора в новый цикл работы и появление логических сигналов на выходе. независимо от режима.В простейшем случае эталонные коды . по первому и второму управляющим входам 24 и 25 компаратора устанавливаются вручную с помощью двоичного переключателя, При использовании компаратора в устройствах, обрабатывающих входные аналоговые информационные потоки со сложной динамикой, первый и второй управляющие входы 24 и 25 подключаются к портам ввода - вывода данных микропроцессора (или ППЭВМ типа ЕС 1841). Микропроцессор в зависимости от вида входного аналогового информационного потока может менять эталонные коды сравнения; при этом осуществляется первичная цифровая обработка информационного потока. Выбор количества тактов в режимах работы компаратора осуществляется исходя из особенностей работы устройства в которое он входит.Технико-зкономические преимущества данного изобретения по сравнению с известным, состоят в том, что снижаются аппаратные затраты за счет уменьшения общего . числа элементов на 25-30;ь.Формула изобретенияКомпаратор, содержащий первый элемент НЕ, первый элемент задержки, второй элемент задержки, выход которого является стробирующим выходом компаратора, О- триггер, прямой и инверсный выходы которого являются инверсным и прямым выходами компаратора, дифференциальный операционный усилитель, неинвертирующий вход которого является информационным входом компаратора, инвертирующий вход - опорным входом компаратора, а выход соединен с 1-входом,)К-триггера и с входом второго элемента НЕ, подключенного выходом к К-входу,3 Ктриггера, соединенного С-входом с выходом генератора тактовых импульсов, с входомтретьего элемента задержки и с С-входомсчетчика импульсов, а прямым выходом - с 0-входом регистра сдвига и с первым входом элемента И, подключенного вторымод срабнбнирФиг, ЬГ т а Фиг. Ра од дом счетчика импульсов, о т л и ч а ю щ и йс я тем, что, с целью упрощения компаратора, в нем установлены первй и второй мультиплексоры и третий элемент НЕ, соединенный входом с выходом первого элемента задержки и с В-входом счетчика. импульсов, а выходом с й-входом регистра сдвига и с первым информационным входом первого мультиплексора. подключенного вторым информационным входом к первому выходу дешифратора, третьим информационным входом - к второму выходу дешифратора и В-входу ВЯ-триггера, Я-входом - к прямому выходу ЙЯ-триггера и к Я-входу второго мультиплексора, первым выходом к С-входу логического блока сравнения и к входу первого элемента задержки. а вторым выходом - к С-входу .О-триггера и к входу 5 первого элемента НЕ, соединенного выходом с входом второго элемента задержки, второй вход логического блока сравнения соединен с выходом второго мультиплексора, а выход "Больше" - с О-входом О-тригге ра, первый и второй информационныевходы второго мультиплексора являются первым и вторым входами задания зоны нечувствительности компаратора.