Устройство для автоматизированного контроля параметров

СОЮЗ СОВЕТСНИХ ОЯИАЛИСТИЧЕСНИ СПУБЛИН 47520, А 1 19) 01) 505 В 23/02 ОПИСАНИЕ ИЗОБРЕТК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(72) и В, (53)(56) форм атож ные ин- Энерго,ПЛЯ АВТОМАТИЗИРОВАНПАРАМЕТРОВе относится к контролй и вычислительнойбыть использованосистем автоматизироУСТРОЙСТВ КОНТРОЛЯ Иэобрете меритель(54) НОГО (57) но-и техни при е и мож построени йство сод ервый комму т 1 кон- аналогожит объе татор 2, атель 3, тор 5 т авленияблок 8 10 храогки ре Устртроля,цифровокоммутасигнало7 приня)ди, счтавок,измереникоммута ни торой товых и преобразовтор 4, генерблок 6 уптия,решениятчик 9, блолок 11 обрая, блок 12ор 13,блокиндика-ения ус ультататретий еления ОСУДАРСТВЕННЫЙ КОМИТЕТО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМРИ ГКНТ СССР 4617595/2408,12,8807,05,91, Бюл, Р 17Киевский политехнический инстим. 50-летия Великой Октябрьсоциалистической революцииЕ.Т,Володарский, И.Е.Мозговой,Нестеренко621.396(088.8)1 апенко Н.П. Измерительционные системы, - Мздат, 1985, с, 251.торское свидетельство СССР190, кл, С 05 В 23/02, 1978. Изобретение относится к контроль,но-измерительной и вычислительной технике и может быть использовано при построении систем автоматизированного контроля параметров микросборок.Целью изобретения является повьппее достоверности результатов контроля за счет итерационного метода коррекции погрешности измерения,На фиг, 1 представлена структурная схема устройства для автоматизированного контроля параметров; на фиг, 2 - структурная схема блока управления;- на фиг. 3 - структурная 2ванного контроля параметров аналоговых объектов. Цель изобретения -повышение достоверности результатовконтроля за счет применения итерационного метода коррекции погрешностиизмерения, вносимой измерительнымтрактом, Устройство содержит объектконтроля, три коммутатора, аналогоцифровой преобразователь, генератортестовых сигналов, блок управления,блок принятия решения, блок индикации,счетчик, блок хранения уставок, блокделения, блок обработки результатаизмерения, Устройство осуществляетитерационную коррекцию погрешностиконтрольно-измерительного канала санализом значения контролируемогопараметра после каждого шага итерации,исключая тем самым влияние погрешности на достоверность результатов контроля, 2 з,п, ф-лы, 4 ил,схема блока принятия решения; нафиг, 4 - структурная схема блока обработки результата измерения, 16475203647520 ректор С,Шекмар аказ 1398 Тираж 487 ПНИИПИ Государственного комитета по нзобретени113035, Москва, Ж, Раушская Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гага 1 О Составитель В,Гришиедактор И.Булла Техред Л,Сердюкова одписное ям и открытиям прн ГКНТ СССР наб., д. 4/5На фиг. 1 также показаны выходы .14-21 и вход 22 блока 6 управления, вход 23 сброса, информационный вход 24, синхровход 25, входы 26-29 задания уставок, выходы 30-32 блокапринятия решения, управляющий вход 33,информационный вход 34синхровход35, вход 36 сброса, выход 37 коэффициента целения, выход 38 результата, 10выход,39 готовности блока обработкирезультата измерения,Блок 6 управления содержит пульт40 управления, генератор 41 тактовыхимпульсов, элемент И 42, счетчик 43,узел 44 памяти управляющих сигналов,элемент ИСКЛЮЧАМЩЕЕ ИЛИ 45.Блок 7 принятия решения (фиг. 3)содержит компараторы 46-49, элементИ 50 эиемент ИЛИ 51, элемент 52 задержки, триггер 53 и 54, элементИЛИ-НЕ 55.Блок 11 (фиг. 4) содержит инверторы 56 и 57, формирователь 58 импульса, буферные регистры 59 и 60, 25регистр 61 коэффициента деления, регистр 62 результата, преобразователи63-65 кодов, умножители 66 и 67,элементы 68-70 задержки,В регистре 61 для реализации единичного состояния на всех выходньиразрядах по сигналу 1 Сброс 1 информация снимается с инверсного вьиода, ана вход подается информация в инверс-,ном коде, в регистре 62 для установ"ки кода, соответствующего числу 1,по сигналу "Сброс" информация соответствующихразрядов снимается с инверсных выходов, а для исключения ис= кажений передачи последующей информа ции информационные входы этих разря" дов подключаются через инверторы. При использовании двенадцатираэрядных АЦП 3 и блока 12 деления все вычисления в блоке 11 производятся в шестнадцатиричном двенадцатиразряд" ном коде. Таким образом, для реализации кода, соответствующего числу1, по сигналу "Сброс" в регистре 62 необходимо инвертировать разряды А 9, А 8, А 7, Аб, А 5, АЭ, что соответствует коду (ЗЕ 81), десятичный эквивалент которого имеет три знака после запятой.Преобразователи кодов 63-65 могут быть реализованы, например, на55 микросхемах 556 РТ 6, 556 РТ 7, причем1значение вьиодного кода Юеь преобразователя 63 кодов обратно пропорционально значению входного кода Нвх 9гвью 11 ьхе "де 11 Вх может находить ся в.пределах от 11 о (в десятичном ко=де), что соответствует 0016 (в шестнадцатиричном коде), до 1000, ФЗЕ 8,Ивсоответственно находится в пределах от 1,000 о=)ЗЕ 81 до 0,0011 =1Ф 001 у (этот диапазон обусловленудобством вычислений),Преобразователи 64 и 65 кодовобеспечивают формирование управляющего кода, подаваемого на блок 12деления, при реалиэаьли итерационного алгоритма для случаев, когда кон"тролируемый параметр а , 1 или а1соответственно. Выходной код Гзьхпреобразователя 64 кодов соответствует инверсному двоичному коду произведения входного кода Ввх (десятичный эквивалент которого имеет тривзнака после запятой н равен 11 з =Ивх//1000 о ) на максимальный управляющийкод Иа блока 12 вселения, Бьютв(ЕьГ 3, где Бу находится впределах от 0,001 ОФ 00116 до 099=-=)ЗЕ 7, Р ; - .(4096, .=Р РРР 1 ) (длядвенадцатиразрядного кода), Б ых на-ходится соответственно в пределах от 4 БАРРЕ, до 4091 ю:001 (в инверсйьи кодах)Значение выходногокода Вв 1 преобразователя 65 кодов соответствует инверсному двоичному коду отношыыя И к входному коду В(десятичный эквйвалеит которого гЮимееттри знака после запятой и рагде 11 может находиться в пределах от, 1,000 =) ЗЕ 8 до 4, 095 о=У РРР 1Йвц соответственно в пределах от 4095,1 в=)000 до 1000 о =С 17,6 (в инверсном коде,В умножителях бб и 67 в сомножителях используется по 12 разрядов (в остальньх разрядах записаны нули), В десятичном эквиваленте выходных кодов умножителей бб и 67 условно принимается три младших знака после запятой. Таким образом, результаты умножения состоят из целой и дробной частей, причем, если контролируется"Увеличина а (;1, то десятичный эквивалент результата умножения меньше единицы и может находиться в пределахот 0,001 Я 001 до 0,999 .=13 Е 76, а при а1 десятичный эквивалент ре- зультата умножения больше единицы, содержат целую н дробные части и на 5164ходятся в пределах от 1,0001 о =ЗЕ 8,бдо 4,095 юГГГ 1 ь .Принцип работы заключаетсяв сле.1дующем.Программа контроля параметра аобъекта 1 контроля может состоятьиз одного и более циклов. Причем вкаждом отдельном случае число цикловконтроля не одинаково. Объект 1 контроля считается кодным, если значениепараметра а лежит в пределах нижнегоа 1 и верхнего аь допусковых значенйй, т.е. если выполняется условиеан а а. В противном случае объект1 контроля считается не годным.Рассмотрим работу устройства приа Ъ 1, В этом режиме второй коммутатор 4 обеспечивает подключение выхода генератора 5 тестовых сигналовк первому входу первого коммутатора2, а третий коммутатор 13 - подклю.чение выхода объекта 1 контроля квходу делимого блока 12 деления. Каждый цикл контроля состоит из двухтактов. В первом такте первого циклаконтроля под действием сигнала управления, поступающего с выхода 15блока 6 управления на управляющийвход первого коммутатора 2, осуществляется подключение выхода объекта1 контроля через блок 12 деленияк вхоцу аналого-циФрового преобразователя 3. Причем в первом циклеуправляющим кодом с выхода 37 блока11 устанавливается значение козффициеита деления блока 12 деления,равное единице, Преобразованный вкод Б аналого-цифровым преооразоваОтелем 3 выходной сигнал блока 12деления запоминается в блоке 11 приФчем код Н должен находиться в пределах от (00116+Ид) до (РРРРР -Ид),где И - код, величина котсрого учитывает максимально возможную погрешность измерительно-преобразовательного канала,Во втором такте блок 6 управлениявырабатывает управляющий сигнал напервый коммутатор 2 для переключениявыхода генератора 5 тестовых сигналов к входу аналого-цифровога преобразователя 3, исключая таким образомобъект 1 контроля и блок 12 деленияиэ измерительного канала, Выходнойкод ИО аналого-цифрового преобразователя 3, соответствующий выходномусигналу 8 генератора 5 тестовых сиг 9налов, поступает в блок 11. Код Я(00116+5) до (ЗЕ 81 б-Е), Учет максимально возможной погрешности измерительно-преобразовательного канала позволяет исключить переполнениедвенадцатиразрядного кода при реализации итерационного алгоритма, Кромес Стого, коды Н и Ио, подаваемые иаблок 11, при а )1 должны удовлетворять соотношению: 15 20 25 30 35 40 45 50 55(ЗЕ 816 +КЬ) с (Ио/ИО) (РГР 1 б -ЛЬ)Тестовый сигнал генератора 5 тестовых сигналов выбирается из условияминимальной погрешности квантованияаналого-цифрового преобразователя 3,Это условие выполняется, когда нааналого-цифровой преобразователь 3 впервом и втором тактах преобразования поступают сигналы, соответствую:щие максимально возможным кодам 11 =Н о(1,0001 ФЗЕ 8 1 Ь) до (4,0960 =)РРР,1 Ь ),причем десятичный эквива:.унт выходного кода а имеет три знака после запятой. С выхода 38 блока 11 результат ао поступает на вход 24 блока 7принятия решения, где сравниваетсяц ,ф ,с (с кодами Но, 1"О, Рбо, 11 о, представленными шестнадцатиричными двенадцатиразрядными кодами, десятичный эквивалент которыхимееттри знака послезапятой, поступающих с блока 10 хранения уставок соответственно на входы29, 28, 27 и 26 блока 7 принятиярешения,НЕсли аоИно, или аКо, то принимается решение "Не годен", если И 1 С( а ( Л 1 , то принимается решение"Годен", причем в обоих случаях погрешность измерительного канала невлияет на достоверность принятогорешения. Результат контроля индицируется в блоке 8 индикации и контрольпрекращается"но или Ибо( аоа 1 бо т е. Результатизмерения а нахорится в непосредстОвенной близости от нижней а 11 иливерхней а границ допуска, то решениео качестве объекта 1 контроля,.принятое по соотношению а , ан и аб, может быть ошибочным, 1 б 47520В данном случае для уменьшения .влияния погрешности измерительногоканала на достоверность результатовконтроля проводится дополнительнаясерия циклов контроля, в течение ко 5торых осуществляется итеративная коррекция погрешности измерительного канала с анализом результата измеренияполе каждого цикла.В каждом из этих циклов (=1,2;.)работа устройства осуществляется также, как и в первом цикле (х=О) но вотличие от первого цикла контроля, вкаждом х-м цикле, начиная с второго(1=1), коэффициент деления управляемого делителя блока 12 устанавливается равным а,(,(, т,е, результату измерения, полученному, в предыдущем цикле, а для обработки в блок 7 при(нятия решений поступает код а =а х(-е Б /И где Н и М- выходные коф (ды аналого-цифрового преобразователя 3 соответственно в первом и втором тактах х-го цикла, Решение о качест ве объекта 1 контроля принимается так же, как и в первом цикле, но в каждом очередном -м цикле контроля блок 10 хранения уставок формирует новые коды Г 1 , И 1(, Нц, ИВ;, соответствующие границам дополнительных допусковык зо а-( а, + 8 ( и .а-Га + где 9 - определяется погрешностью результата измерения после х-го шага итерации,Причем значение погрешности результата измерения с каждым шагом итерации уменьшается, а следовательно, уменьшается и ширина дополнительных допусковых зон, Формирование40 уставок, необходимых для д-го цикла .контроля, обеспечивается подачей адресного кода с выхода счетчика 9 на вход блока 10 хранения уставок 10. Наращивание выходного кода счетчика 45 9 на единицу в каждом новом цикле контроля осуществляется под воздей. ствием тактового импульса, поступаю щего на его счетный вход с выхода 20 "блока 6 управления. Итерация осуществляется до техпор, пока результат измерения а невыйдет за пределы дополнительнойдопусковой зоны, т,е, выполняется одН , 55но из условий, а( Б, или а )11(принимается решение "Не годен"),Б с а с И , (принимаетс я решение "Годен"),При а 1 второй коммутатор 4 обеспечивает подключение выхода объекта1 контроля к первому входу первогокоммутатора 2, а третий коммутатор13 - подключение выхода генератора 5тестовых сигналов к входу делимогоблока 12 деления, Таким образом, квходу делимого блока 12 деления подключается не объект 1 контроля (какдля а 1), а генератор 5 тестовыхсигналов. Работа устройства осуществляется так же, как и для а ) 1, ноучитывая, что при а с 1 коммутаторы 4и 13 обеспечивают подключение к своим выходам соответственно выходыобъекта 1 контроля и генератора 5тестовь(х сигналов (при а1 наобо"рот), то соответственно меняется иочередность коммутации входных сигналов в первом коммутаторе 2, Этообеспечивается подачей на его управляющий вход инверсного управляющегосигнала с выхода 15 блока б управления, Б первом такте на информационный вход блока 11 поступает преобразованный в код Б,1 аналого-цифровымпреобразователем 3 выходной сигналобъекта 1 контроля, который можетнаходиться в пределах от (001+Бд)до (ЗЕ 7 о -Б) . Во втором такте наинформационный вход блока 11 поступа"ет преобразованный в код 11 выходнойсигнал блока 12 деления, который мо"жет находиться в пределах от (0016 ++Н) до (ЗЕ 8 -Нд) .При а(1 коды И и Б, должны удовлетворять соотношению (0011 +Ил)(Мо/1 Я )(ЗЕ 7 -Г)Тестовый сигнал генератора 5 тестовых сигналоввыбирается из условия минимальнойпогрешности квантования. Это условиевыполняется, когда на аналого-цифровой преобразователь 3 в первом ивтором тактах преобразования поступают сигналы, соответствующие максимально возможным кодам для заданного режима работы, Б, =(ЗЕ 7( -Б 1),110 (ЗЕ 8 б -й 1),На выходе блока 11 десятичный эк(вивалент результата деления а =Но х11(11-(; всегда меньше единицы, имееттри знака после запятой и может находиться в пределах от (0,0011;:)001)до (О, 9990= ЗЕ 716 ) .Сравнение результата а 4 с кодамиграничных уставок осуществляется также, как и при а1, при этом десятич 1647520 10ный эквивалент кодов граничных уста-вок также меньше единицы. Кроме тогопри а 1 на каждом 1.-м шаге итерации. (1 1,2.) коэффициент делении управляемого делителя 12 устанавливается равным не а а 1/а;Блок 6 контроля работает следующим образом.До начала контроля при отсутствиисигнала "Запуск", что соответствуетлогическому "0" на втором выходепульта 40 управления, счетчик 43сброшен, а элемент И 42 не пропускает импульсы с выхода 41 генераторатактовых импульсов на счетчик 43Кроме того, по логическому "0" навыходе 16 блока 6 управления сброшены в нуль счетчик 9, триггеры 53 и 54блока 7 принятия решения, а такжебуферные регистры 59 и 60, установлены выходной код (РРР) регистра 61и код (ЗЕ 8) регистра 62 блока 11,До начала контроля выбирается необходимый режим работы устройства (ас 1 25или а Ъ 1), это обеспечивается установкой в необходимое положение пере, ключателя на пульте 40 управления, врезультате чего на его третьем выходеустанавливается соответствующий логический уровень ("0" или " 1"), С .пульта 40 управления задается режимработы генератора 5 тестовых сигналов, Это обеспечивается установкой в необходимое положение клавишных.переключателей управления генератором 5 тестового сигнала, в результате чего на первом выходе пульта 40 управления устанавливаетсясоответствующий управляющий ход В 40блоке 10 хранения уставок устанавливаются граничные значения контролируемого параметра для каждого шагаитерации,45При нажатии клавиши "Запуск" на пульте 40 управления сигнал логической " 1" на его втором выходе разрешает прохождение тактовых импульсов . с выхода генератора 41 тактовых им-. пульсов через элемент И 42 на счетный вход счетчика 43. Счетчик 43 формирует адрес ячеек памяти узла 44 .памяти управляющих сигналов, В результате чего по тактовым импульсам на выходах последнего, а следователь,но, и на соответствующих выходах блока 6 управления устанавливается необходимая комбинация управляющихФ сигналов, которые осуществляют синхронизацию работы устройства.Кроме того, сигнал "Запуск" поступает на выход 16 блока 6 управления и переводит в рабочее состояние блок 7 принятия решения, счетчик 9 и блок 11. Сигнал на выходе 14 блока 6 управления управляет работой генератора 5 тестовых сигналов. На выходе 15 устанавливается необходимый логический уровень для управления первым коммутатором 2. Данный логический уровень формируется на пятом выходе узла 44 памяти управляющих сигналов и через элемент ИСКЛЮЧАТЕЕ ИЛИ 45 поступает на выход 15 блока 6 управления, причем в зависимости от режима работы устройства (а)1 или ас 1) логичес кий уровень подается в прямом или инверсном состояниях, это обеспечивается подачей на второй вход элемента ИСКЛЮЧАКЦЕЕ ИЛИ 45 сигнала управления режимами с третьего выхода пульта 40 управления, который также поступает через выход 17 блока 6 управления на управляющие входы второго 4 и третьего 13 коммутаторов и бло" ка 11. На выходе 18 формируется импульс запуска блока 12 деления, на выходе 21 - импульс запуска аналогоцифрового преобразователя 3.На выходе 19 формируются импульсы записи выходных кодов аналого- И цифрового преобразователя 3 К . и Н в блок 11 соответственно в пеовом и во втором тактах преобразования.Перисд следования тактовых импульсов превышает суммарное время срабатывания блока 11. и блока 7 принятия реше-р С ния;Если после записи кодов Б, и Г в блок 11 за следующий период тактовых импульсов в блоке 7 принятия решения не принято решение о годности объекта контроля и не произойдет остановка работы устройства, то на выходе 20 блока 6 управления формируется импульс для наращивания выходного,кода счетчика 9, н начинается новый цикл контроля. Остановка работы устройства осуществляется подачей логического "0" с выхода 32 блока 7 принятия решения на вход 22 блока 6 управления, закрывающего по первому входу элемент И 42, Установка устройства в исходное состояние осуществляется установкой в исходное состояние клавиши "Запуск" пульта 40 управления.,а, И 1+)+6 Таким образом, двенадцатиразрядный код контролируемого параметраа. устанавливается на выходе 38 блока 11. Кроме. того, этот код поступает на первый информационный входумножителя 67, а также иа ичформационные входы преобразователей 64 и 65кодов.В зависимости от величиныконтролируемого параметра а1 илиа 41 устанавливается логический сигнал на входе 33 блока 11, которыйподключен к входам "Выбор микросхем"преобразователя 65 кодов прямо и преобразователя 64 кодов через инвертор 57, обеспечивая работу одногоиз них в зависимости от режима работы а 11 или а(1,При а ( 1 выходной код преобразователя 64 кодов. соответствует аа при а 1 выходной код преобразователя 65 кодов - 1/а. Таким образом,значение контролируемого параметраа , преобразованное в код коэффициента деления, поступающий на входделителя блока 12 по импульсу записи, с выхода элемента 69 задержки через элемент 70 задержки, записывает 6где б = -" в -7-.х, Л 1+ 740;х - тестовый сигнал, формируемый генератором 5 тестовыхсигналв1 с Ь 1 - коэФфициент преобразования,аддитивная и мультипликативная погрешности аналого-цифрового преобразователя 3,Итерация продолжается до тех пор,пока код а не выйдет за пределы до 1полнительных допусковых зон, т.е,если выполнено одно из условийи 11,а с И д, или аа Б , (принимается решение "Не годен"), Н,(а ( Б , (принимается решение "Годен" ). Причем вобоих случаях влияние погрешностианалого-цифрового преобразователя553 на результат контроля исключается,в результате чего повьппается его достоверность. ся в буферный регистр 61 и поступаетна выход 37 блока 11 для установкикоэффициента деления на входе делителя блока 12 в следующем цикле контроля, причем в первом цикле контроля (х=О) на выходе буферного регистра 61 под воздействием сигнала"Сброс в код РРР", поступившего перед началом работы устройства с выхода 16 блока 6 управления, устанавливается код, соответствующий коэффициенту деления на входе делителяблока 12, равный единице. Управляющий импульс с выхода элемента 70 задержки через выход 39 блока 11 поступает на вход 25 блока 7 принятиярешения для синхронизации последнего,Устройство осуществляет итеративную коррекцию погрешности контрольно-измерительного канала, тем самым исключая ее влияние на достоверность результатов контроля. После х-го шага итерации код а эквивалентный контролируемому параметру а, с учетом погрешности аналого-.цифрового преобразователя 3 равен;Максимально возможное число шагов итерации и определяет тем шагом итерации ,=п; при котором погрешность результата измерения становится меньше дискретности аналого-цифрового преобразователя 3,Ширина дополнительных зон Га - ФГ У,аа+ и а,; аат 1 выбираатсвисходя из максимального значения погрешностирезультата измеренияа, на каждом шаге итерации. С каждымшагом итерации значение погрешностиуменьшается, а следовательно, уменьшается и ширина дополнительных допусковых зон (стремится к нулю), чтоувеличивает с каповым шагом вероятностьвыхода за ее пределы результата измерения а, а значит и вероятностьпринятия достоверного решения о качестве объекта 1 контроля,1647520 ,45 формула изобретения 1, Устройство для автоматизированного контроля параметров, содержащее первый коммутатор, зторой ком 5 мутатор, аналого-цифровой преобраэо" ватель, блок управления, блок принятия решений, блок индикации и генератор тестовых сигналов, управляющий 10 вход которого соединен с первым выходом блока управления, а выход связан с выходом устройства, служащим для подключения по входу объекта контроля и с первым информационным входом второго коммутатора, выход и управляющий вход которого соединены "соответственно с первым информационным входом первого коммутатора и вто- рым выходом блока управления, третий 20 выход которого соединен с управляю:щим входом первого коммутатора, выход которого соединен с информационным входом аналого-цифрового преобразователя, управляющий вход которого . соединен с четвертым выходом блока управления, пятый выход которого соединен с входом сброса блока принятия решения, первый, второй и третий выходы которого соединены соответствен но с первым и вторым входами блока индикации и входом блока управления, второй информационный вход второго коммутатора является входом устройства, служащим для подключения к выходу объекта контроля, о т л и ч аю щ е е с я тем, что, с целью повышения достоверности результатов контроля за счет итерационного метода коррекции погрешности измерения, в 40 устройство введены третий коммутатор, блок деления, блок обработки результата измерения, счетчик и блок хранения уставок, вход и первый, второй, третий и четвертый выходы которого соединены соответственно с выходом счетчика и первым, вторым, третьим и четвертым входами задания уставок блока принятия решений, информационный вход и вход запуска которого сое динен. соответственно с выходом результата и выходом готовности блока обработки результата измерения, выход задания коэффициента деления которого соединен с входом делителя блока деления, выход которого соединен с вторым информационным входом первого коммутатора, первый и второй информационные входы и выход третье 16го коммутатора соединены соответственно с входом устройства, выходом генератора тестовых сигналов и с входом делимого блока деления, пятый выход блока управления соединен с входами сброса счетчика и блока обработки результата измерения, шестой, седьмой и восьмой выходы блока управления соединены с входом запуска блока деления, входом запуска блока обработки результата измерения и счетным входом счетчика соответственно, причем управляющие входы третьего коммутатора и блока обработки результата измерения соединены с вторым выходом блока, а информационный вход блока обработки результата измеГрения подключен к выходу аналого-циф рового преобразователя.2, Устройство по и, 1, о т л и ч а ю щ е е с я тем, что блок обработки результата измерения содержит первый и второй инверторы, первый и второй входные буферные регистры, регистр результата, регистр коэффициента деления, первый, второй и третий элементы задержки, первый и второй умножители, первый, второй, третий преобразователи кодов и формирователь импульса, выход которого соединен с входом первого элемента задержки и первым входом первого умножителя, второй, третий входы и выход которого соеднены соответственно с выходом первого преобразователя кодов, выходом первого входного буферного регистра и первым входом второго умножителя, второй вход которого соединен с выходом первого и входом второго элементов задержки, третий вход - с выходом регистра результата и информационными входами второго и третьего преобразователей кодов и является выходом результата блока, выход второго умножителя соединен с информационным входом регистра результата, синхровход которого соединен выходом второго и входом третьего элемента задержки, выход которого соединен с синхровходом регистра коэффициента деления, информационный вход которого соединен с выходами второго и третьего преобразователей кодов, а выход является выходом коэффициента деления блока, входы сброса первого и второго входных буферных регистров, регистра результата и регистра коэффициента де164720, ления соединены вместе и являются входом сброса блока, выход третьего элемента задержки является выходом готовности блока, вход первого инвертора соединен с синхровходом первого буферного регистра и является синхровходом блока, выход первого инвертора соединен с синхровходом второго буферного регистра и входом формйрователя импульса, информационные входы первого и второго буферных регистров соединены и подключены к информационному входу блока, выход второго буферного регистра соединен с входом первого преобразователя кодов, вход второго инвертора соединен с входом включения третьего преобразователя кодов и является управляю" щим входом блока, выход второго инвертора соединен с входом включения второго преобразователя кодов.3. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок принятия решения содержит первый, второй, третий и четвертый компараторы, элемент И, элемент ИЛИ, элемент задержки, первый и второй триггеры, элемент ИЛИ-НЕ, выход которого является выходом готовности блока, первые входы первого, второго,. третьегои четвертого компараторов объединеныи являются информационным входом блока, вторые входы первого, второго,третьего и четвертого компараторовявляются соответственно первым, вторым, третьим и четвертым входами, за Одания уставок блока, вход элементазадержки является синхровходом блока а выход соединен с синхровходами9первого и второго триггеров, входысброса которых соединены и подключены к входу сброса блока, первый, второй входыи выход элемента И соединены соответственно с выходом второго компаратора, выходом третьегокомпаратора, информационным входом 20:первого триггера, первый, второй вхо - ды и выход элемента ИЛИ соединенысоответственно с выходом первого компаратора, выходом четвертого компаратора, информационным входом второго 25 триггера, выходы первого и второготриггеров соединены с первым и вторым входом элемента ИЛИ и являются1соответственно выходами Годен и