Вычислительное устройство

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 06 Р 7/38 ИСАНИЕ ИЗОБРЕТЕНИЯ ЬСТВУ эия СССР ское130,вычис ой 31 ых ется ПГОСУДАРСТВЕНКЫИ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР К АВТОРСКОМУ СВИ(57) Изобретение относится клительной технике и может бытпользовано в арифметических уствах электронных вычислительмашин. Целью изобретения являсокращение аппаратурных затраставленная цель цостигается т что вычислительное устроиство, содержащее регистры 1,2 первого и второго операндов, вхоцной коммутатор 3второго операнда, коммутатор 4 второ.го операнда, коммутатор 5 первогооперанда, сдвигатель 6, арифметикологический блок 7, схемы 8,27 сравнения с нулем, регистр 9 состояния,блок 1 О регистров общего назначения,регистр 11 информации, блок 17 микро.программного управления, коммутатор23 данных, регистр 24 данных, коммутатор 25 информации, счетчик 26 циклов, дешифратор 28 разрядов множителя, схему 29 сравнения, содержиткоммутатор 30 признаков, регистрприэнаков и схему 32 сравнения сконстантой с соответствующими связями. 8 ил.,табл.РАфРУ РАРА АЩРАЖГсвГепдЖ 7УР. РА, ЯРАЮАУ/,УР,РА, УУ//"1 РА РА РУ спРА УУУ АУР, ИУУ РФ У//А(УАУ), ВАМ, УРРА УРА(САУ/. Сйй УУУУУ У 77 ЮРЯ 7УРРА. АР. РУУЕ(ЦУ/, СЧиУва УУйщаии чилаРаУмаИМ У Ю/ УУГУРУУ4 юУУааг жеРиУаавев У Р/2/ У/фУУАУ УУР. САУРУИ/2) Ю,УЮФУА/ АРРУДА /2/ УУ( /У/ КРАИ 2 УУ УУ 000 У1456949 Составитель А. КлюевЮрковецкая Техред М. Ходанич Корректор В. Гирня ак одписное обретенияРаушская риятие, г. Ужгород, ул. Проектная, 4 твенно-полиграфическо снз Заказ 7489/47 ВНИИПИ Госуда Тираж 667 венного комитета по и 113035, Москва, Ж,и открытиям при ГКНб. д, 4/5Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствахэлектронных вычислительных машин.Целью изобретения является сокра 5щение аппаратурных затрат,На фиг.1 представлена схема вычислительнога устройства; на Фиг.2 -схема коммутатора информации; наФиг.З - схема дешифратора разрядовмножителя; на Фиг, 4 в . схемы коммутатора признаков и регистра признаков;на фиг, 5 - схема - сравнения с константой; на Фиг. 6 - временная диаграмма работы устройства; на фиг.7и 8 - алгоритмь 1 операций умноженияи деления соответственно,Устройство (Фиг.1) содержит регистры первого операнда 1 и второгооперанда 2, входной коммутатор 3 второго операнда, коммутатор 4 второгооперанда, коммутатор 5 первого операнда, сдвигатель 6 арифметика-логический блок 7, скему 8 сравненияс нулем, регистр 9 состояния, блок10 регистров общего назначения,.регистр 11 информации, тактовый вход12 устройства, вход 13 запуска устройства, информационную шину 14 устройства, шину 15 результата устройства, шину 16 первого операнда устройства, блок 17 микропрограммного управления, выход 18 младшего разрядаи выходы 19 двух старших разрядоврегистра 1 первого операнда, выход20 старшего разряда регистра 2 второго операнда, выход 21 результатаарифметика-логического блока 7, выхо.ды 22.1-22.36 блока 17 микропрограммного управления, коммутатор 23 данных, регистр 24 данных, коммутатор25 информации, счетчик 26 циклов,схему 27 сравнения снулем, дешифратор 28 разрядов множителя, схему 29сравнения, коммутатор 30 признаков,регистр 31 признаков и схему 32 сравнения с константой.Коммутатор 25 информации фиг.2)содержит элемент И 33, дешифратор 34и элементы И-ИЛИ 35-50, выходы которых являются выходом. коммутатора 25информации, управляющие входы которого соединены с входами разрядов дешифратора, выходы которого соединеныс первыми входами соответствующихгрупп элементов И-ИЛИ 35-50, вторыевходы которых соединены соответственно с входами разрядов первого и второго информационных входов коммутатора 25 информации и с выходом элемента И 33, первый и второй входы которого соединены соответственно с третьим информационным входом и с входом старшего разряда второго информационного входа коммутатора 25 инФормации.Дешифратор 28 разрядов множителя фиг.З) содержит триггер 51 и элемент И-ИЛИ 52, выход которого соединен с информационным входом триггера 51, вход разрешения приема которого соединен с соответствующим входом дешифратора 28 разрядов множителя, выход которого соединен с выходом триггера 51 и с первыми входами первой и второй групп элемента И-ИЛИ 52, вторые входы которых соединены соответственно с первым и вторым входами третьей группы элемента И-ИЛИ 52 и с входами разрядов дешифратора 28 разрядов множителя.Коммутатор 30 признаков и регистр 31 признаков фиг.4) содержат элемент ИСКЛЮЧА 10 ЦЕЕ И 1 И 53, четыре мультиплексора 54-5 и четыре триггера 58-61, пркчем выходы мультиплексоров 54-57 соединены с информационными входами соответствующих триггеров 58-61 регистра 31 признаков, входы установки в нуль которых объединены, а входы разрешения приема являются соответствующими входами регистра 31 признаков, выход нулевого разряда регистра 1 первого операнда подключен к нулевому входу мультиплексора 54, к первому входу которого подключен старший (пятнадцатый) разряд регистра 1 первого операнда, который подключен также к второму входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 53 и к нулевому и второму входам мультиплексора 57, выход нулевого разряда регистра 24 данных подключен к второму входу мультиплексора 54, третий вход которого подключен к выходу переноса арифметика-логического блока 7, управляющие входы мультиплексоров 54- 57 соединены друг с другом и подключены к выходам 22.32 и 22.33 блока 17, нулевой вход мультиплексора 55 подключен к выходу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 53, первый вход которого соединен с первым входом мультиплексора 57 и подключен к.выходу четырнадцатого разряда регистра 1 первого операнда, первый вход мультиплексораз 1456955 и третий вход мультиплексора 56присоединены к входу константы "Логическая единица, а вторые входымультиплексоров 55 и 56 присоединены .к входу константы "Логический нуль",третьи входы мультиплексоров 55 и 57подключены к выходам триггеров 59и 61 соответственно, нулевые и пер-вые входы мультиплексора 56 подключены к выходу схемы 8 сравнения с нулем.Схема 32 сравнения с константой(фиг.5) содержит элементы НЕ 62 и 63,элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 64 и элементИ-ИЛИ 65, выход которого являетсявыходом схемы 32 сравнения с константой, первый вход которой соединен спервыми входами первой и второй группэлемента И-ИЛИ 65, вторые входы первой и второй групп которого соединены соответственно с выходами элемента НЕ 63 и элемента ИСКЛЮЧАЮЩЕЕ КПИ64, первый и .второй входы которогосоединены с выходом элемента НЕ 62 25и с выходом третьего разряда регистра 31 признаков, выход второгоразряда которого соединен с входомэлемента НЕ 63, третий вход схемы 32сравнения с константой соединен с ЗОвходом элемента НЕ 62,Схема 32 сравнения с константой.выполняет анализ на превышение частного более и разрядов, Сдвигатель 6и арифметико-логический блок 7 реа 35лиэованы, как в ЭВМ НАИРИ,При описании микропрограмм (фиг.7и 8) использованы следующие микрооперации и обозначения: РИ-СЧЦ - содержимое регистра 11 информации эа Описывается в счетчик 26 циклов;ПР.Х - прием информации в регистр Х,где Х может быть регистром первогооперанда, регистром второго операнда, регистром информации, регистром 4 бданных, счетчиком циклов и т.д,(ПР.РА, ПР.РВ, ПР.РИ, ПР.РД,ПР.СЧЦ);ПР.РОН(Ч) - прием в регистр общегоназначения Л, где Н 0,1,2,37;КОП(8) - коц операции в сдвигателе 6или в арифметико-логическом блоке 7,вместо 3 мсжет быть СЛ (сложение),ВЧ (вычитание), СДП (сдвиг вправологический), СЦПА ;сдвиг вправо арифметический), СЦЛ (сдвиг влево), ПЕР(коммутатор), КРЦ(МР) - коммутатор23 настроен на шину 15; КРД(СДП)коммутатор 23 настроен на сдвиг впра 49 4во; КМА(СДЛ) - коммутатор 25 настроен на сдвиг влево данных с шины 15; КМА(СДП) - коммутатор 25 настроен на сдвиг вправо данных шины 15; КМА(ПЕР.МР) - коммутатор 25 настроен на передачу данных с шины 15; КМА(ПЕР) - коммутатор 25 настроен на передачу информации с регистра 24 данных; СДВ(РА) - сдвигатель настроен на регистр 1 первого операнда; СДВ(МА) - сдвигатель настроен на шину 6.Функциональное назначение выходов 22.1-22.36 блока микропрограммного управления, которые являются управ 1. ляющими входами соответствующих бло-ков устройства, приведено в таблице. Устройство ,фиг. 1) предназначено для выполнения как однотактных(сложение, вычитание), так и многотактных операций (умножение, деление,арифметические сдвиги на заранее .заданное количество разрядов). Работа устройства начинается после поступления команды с шины 14 в блок17 микропрограммного управления, гдепо адресу выбирается первая микрокоманда микропрограммы.Микропрограмма расшифровки командначинается с выборки первого операнда,который помещается в регистр 11. Цалее осуществляется выборка второгооперанда, который помещается в регистр 2 второго операнда ,РВ), одновременно осуществляется переписьиз регистра 11 в регистр 1 первогооперанда (РА) или в регистр 24 данных (РЦ) и выполняется операция,соответствующая управляющим сигналам, поступающим на вход ариФметикологического блока (АЛБ) 7,Результат операции записываетсяв одном из регистров блока 10 или врегистре 11,Как видно из фиг.6, часть управляющих сигналов на выходе блока 17формируется с помощью синхросигналаСИ 1, а часть - синхросигнала СИ 2,Умножение,При выполнении операции умноженияв счетчик 26 циклов (СЧЦ) загружается количество стандартных циклов умножения (фиг.7, микрокоманда У 1).Первый операнд (множимое) из оперативной памяти через. шину 14 и коммутатор Э или с блока 10 через сдвигатель 6, регистр 11 и коммутатор 3(микрокоманда УЗ на фиг.7) принимается в регистр 2,Второй операнд (множитель) принимается в регистр 24 через информационную шину 14, регистр 11, сдвигатель 6 и коммутатор 23 или с блока 10через сдвигатель 6 и коммутатор 23.Устройство выполняет операциюумножения, начиная с младших разрядовмножителя со сдвигом частичного произведения и множителя на один разрядвправо во время, каждой интерации.При выполнении умножения множительпреобразуется из дополнительного кодав модифицированный (1, 01), которыйреализуется с помощью дешифратора 28(ТУМН) (фиг,З) в процессе выполненияумножения анализом младших разрядовмножителя и текущего содержимого дешифратора .28, запоминающего тип предыдущего преобразования.После того, как в регистр 1, хранящий сумму частичных произведений(СЧП), записывается нуль (микрокоманда У 4), начинается стандартныйцикл умножения. В каждом стандартномцикле умножения анализируются двамладших разряда множителя (РД 01,РД) и текущее содержимое дешифратора 28. При этом различают следующиеслучаи.РД .11 - .0 РД 0 =0 ТУМН - .0 илиРД Г 13 =1 РД О =О ТУМН=О.Содержимое регистра 1 (СЧП) ирегистра 24 (множитель) сдвигаетсявправо на один разряд, при этом содержимое младшего разряда регистрасдвигается в старший разряд регистра 24, в дешифратор 28 записываетсянуль ,микрокоманда У 6)РД Г 13 =О РД Г 03 =1 ТУМН=РД 13 =1 РД 0 =1 ТУМН=1.Этот случай выполняется аналогично предыдущему с той разницей, чтопри этом в дешифратор 28 записываетсяединица (микрокоманда У 6),РД Г=1 РД ГО=О ТУМН=1 илиРД 3 =1 РД О= ТУМН=О.Из содержимого регистра 1 вычитается содержимое регистра 2 (множимое), затем полученный результат имножитель сдвигаются на один разрядвправо и записываются соответственнов регистре 1 и регистре 24. Освобож-.дающийся разряд слева регистра 24заполняется младшим разрядом от суммы частичного произведения при сдвиге его вправо на один разряд (микрокоманда У 7). При этом в дешифраторе 28 записывается единица.РД=0 РД 01=0 ТУМН= или5 Рд .1 -0 РД ГО =1 ТУМН=О.К содержимому регистра 1 добавляется множимое, содержимое регистра 2. Полученный результат и множитель (регистр 24) сдвигаются на один10 разряд вправо и записываются соответственно в регистре 1 и регистре 24,Освобождающийся разряд слева регистра 24 заполняется младшим разрядомот суммы частичного произведения при15 сдвиге его вправо на один разряд(микрокоманда У 5), при этом в дешифратор.28 записывается нуль.В конце каждой микрокоманды (У 5,У 6, У 7) содержимое счетчика 26 умень 2 О шается на единицу и осуществляетсяанализ содержимого на нуль. Выходиз стандартного цикла умножения происходит по равенству нулю содержимогосчетчика, после чего осуществляется25 запись результата микрокомандами У 8(старшая часть) и У 9 (младшаячасть).Деление.При выполнении операции деленияЗО 2 п-разрядное делимое, записанноев дополнительном коде в п-разрядныхрегистрах 1 и 2, делится на п разрядный делитель, записанный в и-разрядном регистре 2, при этом получаются35и-разрядное частное и и-разрядныйостаток,Делимое с шины 14 или с блока Опринимается в регистры 1 и 24, а делитель принимается в регистр 2, па 40 раллельно с этим загружается количество циклов деления в счетчике 26.Как видно из алгоритма (фиг.8),после выборки операндов (микрокоманда Д 1) осуществляется анализ делите 45 ля на нуль (микрокоманда Ц 2). Еслиделитель равен нулю, то происходитпереход к микрокоманде ДЗ, устанавливаются признаки деления на нуль,и деление заканчивается. Если делитель не равен нулю, то определяетсявозможность размещения частного ви-разрядном регистре (микрокомандаДЗ) схемой 32 (фиг.5). Для этого делимое сдвигается влево на один раз 55 ряд. Содержимое регистра 1 передается через сдвигатель 6 в коммутатор25, где сдвигается на один разрядвлево и записывается в регистр 1, асодержимое регистра 24 сдвигается5 10 15 20 25 30 35 40 45 50 55 7 . 14влево на один разряд через коммутатор 23 и либо суммируется с содержимым регистра 2 (если знак делителяравен 1), либо вычитается иэ содержимого регистра 2 (если знак делителя равен О).Результат операции с выхода блока7 подается на вход коммутатора 25,сдвигается на один разряд влево изаписывается в регистр 1, а выработанные признаки результата записываются в регистр 31 признаков. Во время левого сдвига содержимое старшегоразряда регистра 24 сдвигается вмладший разряд регистраЕсли определяется, что частное неразместится в и разрядах регистра 24,то деление заканчивается (микрокоманда Д 8). В противном случае организуется стандартный .цикл деления,при котором анализируются знак делителя РВ 115 и перенос, возникшийво время предыдущего цикла деленияи записанный в младший разряд регистра 24 (РД 10), При этом различаютсяследующие случаи.РВ 15 РД 101. Содержимое регистрон 1 и 2 суммируется, результатпоступает на вход коммутатора 25 исдвинутый на один разряд влево записывается н регистр 1 (микрокомандаД 5), Во время суммирования полученный перенос на выходе блока 7 определяет соответствующую цифру частного, которая записывается н нулевойразряд регистра 24,РВ 5 1 Ф РД 101. Из содержимогорегистра 1 вычитается содержимое регистра 2, результат записывается врегистр 1 (микрокоманда Д 6), а полу"ченный перенос - в нулевой разряд регистра 24.После этого в обоих случаях содержимое счетчика 26 уменьшается на единицу и анализируется на нуль. Приравенстве содержимого счетчика 26нулю осуществляется выход из итерационного цикла и производится корректировка остатка, После завершенияделения частное находится в регистре 24, а остаток - в регистре 1.Арифметические сдвиги.При арифметическом сдвиге и-раэ"рядного числа количество сдвиговзаписывается н счетчик 26, послечего сдвигаемое число записывается сшины 14 или с блока 1 О регистров врегистр 1. Анализируется содержимое 56949 8 счетчика 26. Если содержимое большенуля, то выполняется левый сдвиг,если меньше нуля, - то правый арифметический сдвиг, Путь, по которомупроходит информация, содержащаяся врегистре 1, при арифметических сдви"гах следующий: сднигатель 6, коммутатор 25 и регистр 1. В зависимостиот направления сдвига н коммутаторе25 осуществляются сдвиг в нужном на"правлении информации на один разрядвправо или влево и выдача сдвинутойинформации,В каждом такте сдвига уменьшаетсясодер 1 кимое счетчика 26 на единицу,после чего анализируется на нуль.При равенстве содержимого счетчика 26нулю операция сдвига заканчивается.При арифметическом сдвиге 2 п-разрядного числа старшие п разрядов числа помещаются в регистр 1, а младшиеи разрядов - в регистр 24, количество разрядов сдвига загружается всчетчик 26.Сдвиг 2 п-разрядного числа осуще"ствляется аналогично описанному сдвигу и-разрядного числа с той разницей, что сдвиг младших и разрядовосуществляется с помощью коммутатора 23 и регистра 24В конце операции результат оказывается в регистрах 1 и 24. Формула изобретения Вычислительное устройство, содержащее регистры первого ивторого операндов, регистр состояния, счетчик циклов, блок регистров общего назначения, регистр информации, регистр данных, арифметико-логический блок, сдвигатель, входной коммутатор второго операнда, коммутаторы первого и второго операндов, блок микропрограммного управления, две схемы сравнения с нулем, схему сравнения, дешифратор разрядов множителя, коммутатор данных и коммутатор информации, причем выходы коммутаторов первого и второго операндов соединены с соответствующими информационными входами арифметико-логического блока, выход результата которого соединен с входом первой схемы сравнения с нулем, выход которой соединен с первым входом условия перехода блока микропрограммного управления, вход начального адреса и тактовый вход которого соединены соответственно с входом эапусГ9 1456949 о 10 20 ка и тактовым входом, устройства, информационная шина которого соединена с первым информационным входом входного коммутатора второго операнда и с выходом регистра информации, выходы регистра состояния и регистра первого операнда соединены соответствен но с первым и вторым информационнымивходами сдвигателя, выход входного коммутатора второго операнда соединен с информационным входом регистра второго операнда, выход которого соединен с информационным входом коммутатара второго операнда, выход регистра первого операнда соединен с информационным входом коммутатора первого операнда, выходы двух младшихразрядов регистра данных соединенысоответственно с входами разрядов дешифратора разрядов множителя, выходсчетчика циклов соединен .с входомвторой схемы сравнения с нулем, выход которой соединен с входом условия перехода блока микропрограммного уп равления, третий вход условия перехода которого соединен с выходом схемы сравнения, первый вход которой соединен с четвертым входам условия пере" хода блока микропрограммного управления и с выходом старшего разряда регистра второго операнда, выход коммутатора данных соединен с информационным входом регистра данных, выходы с первого по тридцатый блока микро 35 программного управления соединены соответственно с входом разрешения приема регистра состояния, с входом разрешения приема, адресными входами с первого по четвертый и с входом разрешения чтения блока регистров общего назначения, с входами разрешения приема и чтения регистра информации, с управляющим входом входного коммутатора второго операнда, с входом разрешения приема регистра первогооперанда,с входом разрешения приема регистра второго операнда, с управляющим вхо дом коммутатора первого операнда, с управляющим входом коммутатора второ-. го операнда, с первым и вторым входами управления функциями сдвигателя, с входами разрешения чтения сдвигателя и арифметика-логического блока, с входами с первого по пятый вида операции арифметика-логического блока, с управляющим входом коммутатора данных, с входом разрешения приема дешифратора разрядов множителя, с входом разрешения приема регистра данных, с первым и вторым управляющимивходами коммутатора информации, свходом разрешения приема, суммирующим и вычитающим входами счетчика циклов, о т л и ч а ю щ е е с я тем,что, с целью сокращения аппаратурных затрат, оно содержит коммутаторпризнаков, регистр признаков,и схемусравнения с константой, причем выходы блока регистров общего назначения,регистра информации и коммутатора информации объедииены и соединены с информационным входом регистра первого операнда, с третьим информационнымвходом сдвигателя, выход регистра информации соединен с вторым информационным входом входного коммутаторавторого операнда, информационная шина устройства соединена с первым информационным входом регистра информации, выход сдвигателя и выход результата арифметика-логического блока объединены и соединены с информационными входами регистра состояния,блока регистров общего назначения исчетчика циклов, с вторым информационным входом регистра информации, спервыми информационными входами коммутатора данных и коммутатора информации, выход регистра данных соединен с вторыми информационными входами коммутатора данных и коммутатора информации, третий информационныйвход которого соединен с выходом первой схемы сравнения с нулем, выходыдешифратора разрядов множителя и схемы сравнения с константой соединенысоответственно с пятым и шестым вхо"дами условия перехода блока микро"программного управления, седьмой входусловия перехода которого соединен свторым входом схемы сравнения, с первым входом схемы сравнения с конс"тантой, спервым инФормационным входомкоммутатора признаков и с выходом младшего разряда регистра данных, выход первой схемы сравнения с нулемсоединен с вторым информационным входом коммутатора признаков, выход которого соединен с информационным входом регистра признаков, выход которого соединен с восьмым входом условияперехода блока микропрограммного управления, выходы второго и третьегоразрядов регистра признаков соединены с вторым входом схемы сравненияс константой, третий вход которой соОбозначеВыход Сигнал ние сиг -нала 22.1 Управление приемом регистра 9 ПР.РСПсостояния 22. 2 Управление приемом блока 10 регистров общего назначения ПР, РОН 22.3-22.6 Управление адресом блока 10 регистров общего назначения АДР. РОН 22. 7 МА: =РОН Управление чтением блока 10 регистров общего назначения 22.8 Управление приемом регистра 11информации ПР.РИ 22.9 МА; =РИ Управление чтением регистра 11информации 22.10 УПР.КВ Управление входного коммутатора 3 второго операнда Управление приемом регистра 1первого операнда ПР.РА 22,11 22.12 Управление приемом регистра 2второго операнда ПР. РВ 22.13 Управление коммутатора 5 первого операнда УПР, КРА Управление коммутатора 4 второго операнда 22.4 УПР.КРВ 22.15 и22.16 Управление функциями сдвигателя 6 УПР,СЦВ 22,17 Управление чтением сдвигате- МР:=АЛБля 6 или арифметико-логического блока 7 22.1822.22 Управление кодов операцийарифметико-логического блока 7 КОП 11 1456 единен с выходом старшего разряда регистра второго операнда, выход переноса арифметико-логического блока соединен с третьим информационным вхо" дом коммутатора данных и с третьим информационным входом коммутатора признаков, четвертый, пятый и шестой информационные входы которого соединены соответственно с выходами млад О шего и двух старших разрядов регист 949 12ра первого операнда, выходы с тридцать первого по тридцать шестой блока микропрограммного управления соединены соответственно с входом начальной установки регистра признаков, с первым и вторым управляющими входами коммутатора признаков, с входами разрешения приема нулевого, первого, второго и третьего разрядов регистра признаков.13 1456949 14 Продолжение таблицы ПР. РД 22.25 УПР. КИА 22,28 22. 29 22.30 22. 31 НАЧ.УСТ УПР. КПРИЗ 22,34 ПР.С 22,35 ПР.У 22,36 ПР.Е,Я 22.23 22,24 22,26 и22.27 22.32 и22.33 Управление коммутатора 23 Управление приемом дешифратора 28 разрядов множителя Управление приемом регистра 24данных Управление коммутатора 25 Управление приемом счетчика 26циклов Управление "+1" содержимогосчетчика 26 циклов Управление "-1 ф содержимогосчетчика 26 циклов Управление начальной установкойрегистра 31 признаков Управление коммутатора 30 признаков Управление приемом нулевогоразряда регистра 31 признаков Управление приемом первогоразряда регистра 31 признаков Управление приемом второго итретьего разрядов регистра 31признаков УПР.КРД ПР.ТУИИ ПР.СЧЦСЧЦ+1