Мажоритарно-резервированная управляющая система

(191 111 00 ОПИСАНИЕ ИЗОБРЕТН АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ЕНИ 3,1;публик. 54) МАЖАВЛЯЮЩАЯ(57) Изобретениеавтоматики и вычи может быть испнии управляющих относится к областислительной техники льзовано при построеычислительных устГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЬПЗФ(56) Авторское свидетельство СССРУ 383047, кл. С 06 Р 9/00, 1973.Акцептованная заявка ФРГ2813079, кл. С 06 Р 15/16, о1980. ИТАРНО-РЕЗЕРВИРОВАННАЯ УГСИСТЕМА)4 С 06 Р 15/16 Н 05 ройств высокой надежности. Целью изобретения является ловьппение надежнос- ти системы эа счет передачи функций отказавшего вычислительного блока вы- . числительному блоку другого канала. Мажоритарно-резервированная система содержит в каждом канале резервируе мый вычислительный блок, блок контроля, триггер цикла, коммутатор режима работы, элементы связи и блок ввода- вывода. Цель изобретения Достигается за счет того, что при обнаружении неисправности блока одного иэ каналов сигнал неисправности поступает на вход коммутаторов, которые подключают соседний исправный канал поперемен- М но (через такт) на место отказавшего канала и на свое место. 6 ил.С:122658 Составитель В.МаксимовРедактор А.Маковская Техред И.Попович КорректорО.Луго аказ 2204 6сноВНИИПИно 1303 оектная, 4 изводственно-полиграфическое предприятие, г. Ужгоро Тираж Государствен лам изобрете Москва, Ж71 Подпи го комитета СССР ий и открытий Разовская наб., д.Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении управляющих вычислительных устройстввысокой надежности.Цель изобретения - повышение надежности системы путем передачи функций отказавшего вычислительного блока вычислительному блоку другого канала.На фиг. 1 представлена структурная схема мажоритарно-резервированной управляющей вычислительной системы для конкретного случая, соответствующего числу каналов и = 3; на фиг. 2 - схема резервируемого вычислительного блока; на Фиг. 3 - схема контроля; на. Фиг. 4 - схема коммутатора режима работы; на Фиг. 5 - схема элемента связи; на фиг. 6 - схема блока ввода-вывода на 16входов и 16 выходов.1Мажоритарно-резервированная сис,тема (фиг. 1) содержит каналы 1, в каждый из которых входит резервируе- мый вычислительный блок 2, блок 3 контроля, триггер 4 цикла, коммутатор 5 режима работы, первый 6 и .второй 7 элементы связи, блок 8 ввода- вывода. В каждом канале 1 содержатся управляющий выход 9 блока контроля, входы-выходы 10 вычислительного блока, соединенные с первыми входами- выходами элементов 6 и 7 связи и входами блока 3 контроля, первый вход 11, второй вход 12 и третий вход 13 коммутатора 5 режима работы, первый выход 14 и второй выход 15 коммутатора 5 режима работы, соединенные с входами управления элементов 6 и 7 связи соответственно.Мажоритарно резервированная система содержит также адресно-информационноуправляющие шины 16 - 18 первого, второго и третьего каналов соответственно, а также входы 19 системы,мажоритарные элементы 20 (по числу выходов), подключенные к выходам 21" блоков 8 ввода-вывода, и выходы 22 системы. Вторые входы-.выходы элемента 6 связи в каждом-ом канале (" 1, 2, и ) подключены к адресно-информационно-управляющей шине своего канала, а вторые входы-выходы элемента 7 - к адресно янформационноуправляющей шине последующего(+1)-го канала, каждая ;из адресно-инфор"смационно-управлякщих шин подключена к входам-выходам блока ввода-выводасвоего канала, управляющий выход 9блока 3 контроля (+1)-го каналаподключен к входу 11 коммутатора 5режима работы ( +1)-го канала и входу 12 коммутатора 5 режима работы-го канала, синхровыход блока 3 контроля подключен к входу триггера 4цикла, выход которого соединен с1 О третьим входом 13 коммутатора 5 режима работы,Резервируемый вычислительный блоксодержит (фиг. 2) арифметико-логическое устройство (АПУ) 23 с микропрог 15 раммной управляющей памятью (УП) 24,системный контроллер 25 с УП 26,регистр 27 адреса запоминающего устройства (ЗУ), накопитель 28 - 28,6ЗУ и контроллер 29 ЗУ,2 О Вычислительный блок содержиттакже входы 30,-30 э адреса модуляЗУ, адресно-информационные входы-выходы 10 -1 О выход 10 ц синхросигнала адреса, выход 10 ш сигнала чте 25 ния данных, выход 10, сигнала записи данных, вход 10 сигнала ответаи выход 10, сигнала начальной установки.На фиг. 3 приведены схема 31 срав-ЗО нения, триггер 32 адреса, генератор33 импульсов, двоичный счетчик 34,триггер 35, логический элемент И 36,логический элемент ИЛИ 37, элемент38 временной задержки, образующие35блок 3 контроля. Блок 3 контроля имеет входы 39-394 установки адреса,адресно-информационные входы схемы31 соединены с входо-выходами 10 -10,ь блока 2, С-вход триггера 32 - свыходом .10,п блока 2, 1 -вход триг, гера 35 - с выходом 10, блока 2,а один из входов элемента И 36 - свыходом 10 блока 2.Коммутатор 5 содержит (фиг. 4)45элементы НЕ 40-42, элементы И 43 и44, элемент ИЛИ 45 и элементы И 4647, с открытым коллектором.Элементы связи содержат (фиг. 5)приемопередатчики 48, -48 ,состоящие50из элементов ИЛИ-НЕ 49 элемента ИФНЕ 50 с состоянием высокогоимпеданса-.элемента НЕ 51 и элемента ИНЕ 52 ссостоянием высокого импеданса, и приемо-передатчики 53 -534 с входами54 и 55 состоящие из элементов НЕ5556 и элемента 57 с состоянием высокого импеданса.Блок ввода"вывода 8 содержит221658 4 45 50 55 58,. выходные регистры 59- 59 к регистр 60 адреса, дешифраторы 61 и 62 адреса, элементы И 63, 63 64, и 64, элемент ИЛИ 65 и элемент 66 задержки.В мажоритарно"резервированной управляющей вычислительной системе каналы 1 функционируют независимо и асинхронно, решая задачу. управления многократно на следующих друг - за другом циклах, при этом длительность одного цикла решения задачи управления обеспечивается заведомо меньшей, чем допустимое (по условиям управляемого объекта) время запаздывания в выдаче изменения управляющего воздействия. При любой рассинхро. - низации задержка выдачи достоверных сигналов на выходах мажоритарных элементов 20 не превосходит длительности одного цикла решения задачи управления н, следовательно допустимого запаздывания.(Мажоритарно-резервированная управляющая вычислительная система работает следующим образом.Блоки 2 каждого из каналов в соответствии с заложенными в их ПЗУ одинаковыми программами решают задачу управления, производя опрос источников информациЮ и вырабатывая в качестве результата выходные дискретные сигналы управления, Входная дискреФ- ная информация поступает на входы 19 и затем на входы блоков 8 ввода- вывода всех каналов 1, откуда по запросам блоков 2 передается по адресно-информационно-управляющим шинам 16-18 в каждом канале через элементы 6 в блоки 2; Результаты решения выдаются блоками 2 последовательно через элементы 6 на соответствующие каналам адресно-информационно-управляющие шины 16 - 18 и принимаются в блоки 8, откудачерез выходы 21 пос- тупают на входы элементов 20, выходы которых являются выходами 22 системы и могут быть соединены с .исполнительными органами управляемогообъекта. При исправном блоке 2 после окончания решения им заданного алгоритма управления и проведения всех предусмотренных программой тестовых проверок завершается цикл работы и автоматически начинается следующий цикл работы блока.2 по той зе программе. Длительность цикла не должна превышать допустимого (по условиямуправляемого объекта) времени запаздывания реакции управляющей системына изменение входной информации,блоки 2 каналов 1,не взаимодействуюти работают асинхронно, Блок 3 проверяет правильность прохождения программ по окончании каждого цикла работы блока 2 своего канала, формируя 10 при этом сигнал об исправности блока 2. Сигнал об исправности с управляющего выхода 9 блока 3 поступаетна вход 11 коммутатора 5 своего( 1 -го) канала (= 1, 2, 3.н )и на вход 12 коммутатора 5 предшествующего (-1-го) канала (для первого канала предшествующим являетсяй -й. Если исправны блоки 1 "го ипоследующего ( +1)-го каналов (дляи -го канала последующим являетсяпервый), то сигналы исправности, поступающие на входы 11 и 12 коммутатора 5в .го канала, независимо от сигнала, поступающего на вход 13 тогозе блока, обеспечивают выбор резима,при котором с выхода 14 блока 5 пос.тупает сигнал разрешения на вход управления элемента 6, а с выхода 15не поступает сигнал разрешения навход элемента 7 связи. При этомблок 2 1 -го канала через элемент6 подключен к адресно-информационноуправляющей шине своего ,-го канала .и через нее связан с блоком вводавывода своего канала. Таким образом, 35 при исправных блоках 2 всех каналоцв системе не происходит никаких переключений потоков информации мездуканалами. Например, при формированииблоками 3 сигналов исправности бло ков второго и третьего каналов в блок2 второго канала через элемент 6 подключен к адресно-информационно-управляющей шине 17 своего второго канала. При исправности блоков 2 всех каналов каждый из них связан своей адресно-информационно-управляющейшиной с блоком 8 своего канала ивсе каналы функционируют независимодруг от друга. При возникновении неисправности в блоке 2 канала, приводящей к невыполнению за время цикла работы основной программы или к непрохождению тестовых программ, производится перераспределение потоков информации между каналами, тем самьи система переводится в более отказоустойчивое состояние. В случае возникновения неис20 3 12216 правности блока 2 (+1)-го канала ойа обнаруживается в своем канале блоком 3 и на его управляющем выходе 9 формируется сигнал о неисправности блока 2, который поступает на вход 11 коммутатора 5 режима работы (+1)-го канала и вход 12 коммутатора 5-го канала. При этом коммутатор 5(д+1)-го канала переводится в состояние, в котором с его выходов 14 и 15 сиг О налы разрешения не выдаются и элементы 6 и 7 ( +1) -го канала отключены.Если при этом блок 2-го канала исправен, то сигнал об исправном его состоянии, поступающий на вход 11 1 коммутатора 5-го канала, и сигнал о неисправности блока (+1)-го канала, поступающий на вход 12 того же коммутатора, обеспечивают выбор режима, в котором состояние выходов 14 и 15 коммутатора 5-го канала определяется сигналом, поступающим на его вход 13 с выхода триггера 4. Состояние триггера 4 изменяется в конце каждого программного цикла сиг налом, поступающим на его счетный вход с синхровыхода блока 3. На следующих один за другим программных циклах коммутатором 5-го канала попеременно вьдаются сигналы разреше- З 0 ния либо с выхода 14 на вход управления элемента 6, либо с выхода 15 на вход управления элемента 7, так что блок 2-го канала связывается через соответствующие адресно-информационно-управляющие шины попеременно с блоками 8 1 -го и (+1)-го каналов. Таким образом, при возникновении неисправности блока 2 в(1 +1)-м, канале его функции берет на себя блок 2-го канала. Поскольку обмен информацией с блоками 8 1 -го и (1 +1)-го каналов происходит последо" вательно в разные повремени программные циклы то сохраняется асин 4 хронность работы блоков 2 и блоков 8Если, например, в трехканальной системе (фиг. 1) обнаруживается неисправность блока 2 второго канаяа, в то время как блок 2 первого канал 4 исправенто с выхода 9 блока 3 второго канала сигнал о неисправности блока 2 поступает на вход 11 коммутатора 5 второго канала и вход 12 коммутатора .5 первого канала. В результате, элементы 6 и 7 второго канала отключены, а элементы 6 и 7 первого канала попеременно через цикл работают на адресно-информацион 58 6но-управляющие шины 16 и 17 соответственно первого и второго каналов,Более того если обнаруживается неисправность еще в одном из оставшихся блоков 2, принадлежащих первомуили третьему каналам, то и в этомслучае система сохранит работоспособность, так как исправный блок 2 одного из каналов, например, третьего,через адресно-информационно-управляющие шины 18 и 16 попеременно (черезцикл) обслуживают блоки 8 своеготретьего и первого каналов соответственно. При этом элементы 20, получающие одинаковую информацию по двумвходам из трех, формируют на своихвыходах 22 достоверные сигналы управления,Блок 2 (фиг. 2) работает следующим образом. После включения напряжения питания УП 24 и 26 вьдают серии микроинструкций, соответствующие микропрограмме начального пуска. После появления очередных микроинструкций на выходах М 1 НЬ УП 24 и 26 они записываются в регистры микроинструкций АЛУ 23 и системного контроллера 25 по сигналам, поступающим на их входы С . Закончив выполнение очередных микро- инструкций, АЛУ 23 и контроллер 25 вьдаютсигналы Г, по которым УП 24 и 26 вьдают следующие микроинструкции. В цикле чтения ЗУ УП 24 и 26 вы- . дают микроинструкции, по которым АЛУ формирует на входах-выходах ВА адрес ячейки накопителя.28-,-28 ЗУ, а системный контроллер вьдает сигнал БУЯС по которому адрес записывается частично в регистр 27, а частично - в контроллер 29 ЗУ. Затем системный контроллер вьдает сигнал П 1 Н.Есликод адреса, принятый контроллером 29 ЗУ по входам, совпадает с адресом модуля ЗУ, набранным перемычками на входах 30, -30 и 30 блока 2, то контроллер 29 формирует на выходе сигнал выбора кристалла, по которому накопитель 281-28 ь вьдает содержимое выбранной ячейки на свои входы-выхо- . ды. Контроллер 29 сопровождает вьдаваемую накопителем ЗУ информацию сигналом ответа по выходу ВР 17. По этому сигналу системный контроллер 25 формирует сигнал на своем входе-выходе ОРА 1, если в выбранной ячейке накопителя ЗУ содержится числовой операнд, либо на выходе ОРА 2, еслиПри начальном пуске выдаваемый45 блоком 2 сигнал начальной установки поступающий с выхода 101 на блок 3, устанавливает в состояние 0 триггер 35 и через элемент 37 обнуляет счетчик 34, Затем один раз на каждом из циклов решении задачи управления блок 2 при условии правильного выполнения как основной программы, так и тестовых программ, обращается к блоку 3. При этом с адресно-информационных выходов 1 О -10 ц блока 2 на блок 3 поступает его адрес, который сравнивается с кодом адреса блока, наб 7 1221 в ячейке содержится инструкция программы. В первом случае информация принимается АЛУ 23, во втором происходит прием в регистры инструкции УП 24 и 26. После окончания приема АЛУ либо УП 24.и 26 формируются сигналы на соответствующих выходах, а сигналы 01 М,КРЬУ и БУМС снимаются,В цикле записи в ячейку накопителя 28- 28 ЗУ после выдачи АЛУ 23 адреса и 1 О записи его в регистр 27 и контроллер ,29 АЛУ формирует слово информации на своих входах-выходах, системный контроллер 25 формирует сигнал на своем выходе, поступающий на входы накопи теля 28-28и после выдачи контроллером 29 сигнала СБ происходит запись информации в накопитель 28-28 ь . Контроллер 29 вьщает сигнал КРЬУ, по которому контроллер 25 вьщает сигнал 20 1 РА, вследствие чего АЛУ прекращает выдачу информации. При выполнении программы происходит поочередная выборка инструкций из накопителя 28 - 28 ЗУ и их исполнение, которое может 25ьсостоять как в операциях с внутренними регистрами АЛУ, так и с ПЗУ, ОЗУ или блоками ввода-вывода. Обращение к блоку 8 при записи данных в выходные регистры и чтении входной инфор- З 0 мации, поступающей по входам 19 блока 8, происходит так же, как и к ячейкам ОЗУ, т.е. вначале по входам-выходам 10 -10,6 блока 2 выдается адрес, а затем по тем же входам-выходам про изводится запись или чтение данных. При выполнении инструкций условных переходов используются признаки состояния после выполнения предшествующих инструкций, поступающих на входы РЬ 0 - 3 УП 24 с соответствующих выходов АЛУ 23.Блок 3 и триггер 4 цикла работают следующим образом. 658 8ранным перемычками на входах 3939. В случае совпадения кодов адресов схема 31 сигнал совпадения пОступающий на 3 -вход триггера 32, который после этого устанавливается всостояние "1" синхросигналом,поступающим с выхода 10, блока 2.Приэтом сигнал "1" поступает на первыйвход элемента И 36, на второй входкоторого приходит поступающий изблока 2 по выходу 10, сигнал записи данных. В результате сигнал с выхода элемента 36 поступает на второйвход элемента 37, а с выхода элемента 37 - на вход установки "0" двоичного счетчика 34, Кроме того, с выхода элемента 36 сигнал поступаетчерез синхровыход блока 3 на счетныйвход триггера 4, переключая его впро-%тивоположное состояние. Этот же сигнал через элемент 38 временной задержкидлительность которой доста- .точна для обнуления счетчика 34 ипереключения триггера 4, формируетсигнал ответа на вход 10 блока 2,по которому блок 2 снимает информацию на входах 10-10, и сигнал записи на входе 110, блока 3, и переходит к выполнению следующей инструкции. Если блок 2 данного каналаисправен, то счетчик 34 периодическиобнуляется и на его выходе сохраняется состояние "0".Такое же состояниесохраняется на выходе триггера 35,соединенного с управляющим выходом9 блока 3, триггер 4 переключаетсяодин раз за цикл. При возникновениинеисправности в блоке 2 адрес блока3 им не выдается, в результате чегосчетчик 34 не обнуляется и череззаданное время, заведомо превьппающеедлительность программного цикла, про"исходит заполнение счетчика поступающими на его счетный вход импульсамигенератора 33 импульсов. Происходитустановка триггера 35 в состояние"1", и на управляющий выход 9 блока,3 поступает сигнал логической 1.Коммутатор 5 (фиг. 4) функционирует следующим образом,Если на входы 11 и 12 коммутаторапоступают сигналы логического 0 отблоков 3 своего и последующего каналов, то независимо от уровня сигнала на входе 13 коммутатора, соединенного с триггером 4, на выходе 14 коммутатора 5 поддерживается раэреша"9 1221 вход 11 коммутатора поступает сигнал "1", то с выходов 14 и 15 коммутатора выдаются сигналы "0". Если на входе 11 коммутатора - логический О, а на входе 12 коммутатора - логическая 1, то сигналы на выходах 14.и 15 коммутатора имеют противоположные значения, определяемые уровнем сигнала на входе 13 коммутатора.Элемент 6 (фиг, 5) работает сле О дующим образом.Если с выхода 14 на вход элемента 6 поступает разрешающий сигнал "1", а с выхода 10 блока 2 - "0" (чтение данных отсутствует), то происходит 15 передача информации от входов-выхо-, дов 101-10 ь блока 2 к входам-выходам через элементы 49 и 50 приемопередатчиков 48-48 ь, при этом выходы элементов 52 находятся в высокоимпе дансном состоянии. Если сигнал с выхода 10,8 соответствует логической 1 (происходит чтение данных), то передача информации идет от шины 16 к входам-выходам 1 О, -106 блока 2 через 25 элементы 51 и 52, при этом в высокоимпедансном состоянии находятся элементы 50. В обоих случаях происходит передача управляющих сигналов от выходов 101 т -1 О, блока 2 к шине 16 и к входу 0 А через элементы 56 и 57. Если с выхода 14 на вход элемента 6 поступает сигнал логического О,то выходы элементов 50, 52 и 57 находятся в высокоимпедансном состоянии и информация через элемент б связи не передается, так как он отключен как от блока 2, так и.от адресно-информационно-управляющей шины 16. Работа элемента 7 связи аналогична работе 4 элемента 6.Блок 8 ввода-вывода (Фиг. 6) работает следующим образом.Адрес одного из шестнадцати разрядных слов входной информации, поступающей на блок 1 с входа 19 систе" мы, выдается блоком 2 через элемент 6, адресно-информационно-управляющую шину 16 на блок 8 и по синхросигналу приема адреса, поступающему тем же путем на вход блока 8, записывается в регистр 60 адреса. После дешифрации адреса дешифратором 61 поступает сигнал на первый вход одного из элементов И 63-63, соответствующего адресу слова входной информации. При поступлении на вторые входы элементов И 63,-63 ш с входа блока 8 сигнала 658 1 Очтения данных на управляющий вход одного из элементов 58 -58 поступает сигнал "1", открывая его для прохождения слова входной информации, присутствующего на его входах, на входы-выходы с шины 16 и далее через шину, 16 и элемент 6 поступает на входы-выходы 1 О -10 блока 2. Выходы остальных элементов 58,-58 остаются при этом в высокоимпедансном состоянии. Через элемент ИЛИ 65 и элемент 66, длительность задержки которого достаточна для установления информации на входах-выходах 10- 10, блока 2, на выход блока 8 выдается сигнал ответа, при поступлении которого на вход 10 блока 2 информация принимается блоком 2. Для записи слова данных в один из регистров 59 -59 блока 8 адрес, регистра аналогичным образом выдается блоком 2 в регистр 60 адреса блока 8, с выхо" да дешифратора 62 поступает сигнал на первый вход соответствующего адресу слова элемента И 64 -64, Затем блок 2 выдает на входы-выходы 1 О, слово данных, поступающее через элемент 6 и шину 16 на входы блока ввода-вывода, и сигнал записи данных, поступающий тем же путем на вход блока 8 и далее на вторые входы элементов 64-64. С выхода выбранного элемента 64 -64 к поступает сигнал на синхровход записи соответствующего данного адресу регистра 59 -59 и данные записываются в этот регистр. Сигнал ответа, формируемый элементами 65 и бб, поступает на выход и далее в блок 2, который снимает слово данных с входов-выходов 10-О,б и сигнал записи данных с выхода 10 переходя к выполнению следующей инструкции программы. С выходов 21 - 21блока 8 обновленная информация поступает на входы элементов 20.В предлагаемой мажоритарно-резервированной управляющей вычислительной системе повьппается отказоустойчивость вследствие того, что функции отказавшего вычислительного блока передаются вычислительному блоку другого канала, Ввиду того, что в известных мажоритарно-резервированных управляющих вычислительных системах наибольший вклад в вероятность отказа системы обусловлен сочетаниями неисправности вычислительного блока одного из каналов с неисправностью одного11 1 или нескольких входов-выходов блока ввода-вывода другого канала, применение в предлагаемой системе замещения вычислительных блоков позволяет значительно повысить надежность.Формула изобретенияМажоритарно-резервированная ,уггравляющая система, содержащая в каждом канале резервируемый вычислительный блок, входы-выходы которого подключены к входам блока контроля и через первый элемент связи - к адресно-информационно-управляющей шине канала, подключенной к блоку ввода- вывода, причем выходы блоков ввода- вывода всех каналов подключены к соответствующим входам мажоритарных элементов, о т л и ч а ю щ а я с я тем, что, с целью повышения надежности системы, в каждый канал введе 221658 12ны второй элемент связи, триггер цикла и коммутатор режима работы, первыевходы-выходы второго элемента связиподключены к входам-выходам резерви 5 руемого вычислительного блока данного канала, вторые входы-выходы - кадресно-информационно-управляющейшине последующего канала, первыйвход коммутатора режима работы подО ключен к управляющему выходу блокаконтроля данного канала, второй вход -к управляющему выходу блока контроляпоследующего канала, третий вход -к выходу триггера цикла, счетный15 вход которого соединен с синхровыходом блока контроля данного канала,первый выход коммутатора режима работы подключен к входу управления первого элемента связи, второй выход -20 к входу управления второго элементасвязи,