Буферное запоминающее устройство

(54) (57) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕУСТРОЙСПЗО, соцержашее информационноный накопитель, первый вхоц которогопоцключен к выхоцу первого регистра,первый вхоа первого регистра поа 1 цпоченк выхоау первого мультиплексора, первый вхоц которого является оцним ацресным вхоцом устройства и подключен кпервому вхоау второго регистра, второйвхоц которого поцключен к выхоцу первого элемента ИЛИ, выхоц второго регистрапоцключен к второму вхоау первого мультиплексо 1 ра и к первому входу ацресногонакопителя, второй вхоц которого.явлнетсяаругим ацресным вхоаом устройства ипоцключен к первому вхоцу первого блокасравнения, вйхоц ааресного накопителя поцключвн к второму вхоцу первого блокасравнения, выхоа которого поцклю юн кпервому вхоцу третьего регистра и к вхфаам второго элемента ИЛИ, а выхоц информационного накопителя пецключен кпервому вхоау четвертого регистра, второй вхоа которого является управляющимвхоаом устройства, первый вхоа первого .элемента ИЛИ является первым управляюпим вхОаом устройства н пОцкдючен и интыформационному вхоау первого триггере,ГОСУДАРСТВЕННЫЙ . КОМИТЕТПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОПИСАНИЕн еетоесйсыу сеЫНтВъс вторбй вхоц первого элемента ИЛИ является вторым управляющим вхоаом устройства и поаключен к информационному вхоцу, второго триггера, третий вхоа первого элемента ИЛИ является третьим управляющим вхоцом устройства, выход второго элемента ИЛИ поцключен к информационному вхоау третьего триггера, тактовый вхоа которого является четвертым управ ляюшим вхоаом устройства и подключен к тактовым вхоаам первого, второго, третьего, четвертою, пятого, шестого, сецьмо го, восьмого, цевятого и цесятого триггеров, к вторым вхоаам первого, третьего и четвертого регистров и к третьему вхоцу второго регистра, выхоа аесятого трщтера.а является вьрсоцом устройства и поцключен к третьему вхоау четвертого регистра, о т л и ч а. ю щ е е с я тем, что, с целью повышения быстроцействия устройФ% ства, оно соцержит второй блок сравнения, й регистры, триггеры, элементы И, эдемен ты ИЛИ, элементы НЕ и второй мультиплексор, выход которого поцключен К третьему вхоцу информационного накопителя и к первому вхоцу второго блока сравнения, первый и второй вхоаы второго мультиплексора поаключены к выхоаам соответственно пятого и шестого регистр ффффф ров, первые вхоаы которых подключены к выхоау третьего регистра, третий вхоа третьего регистра поаключен к вьпшау первого элемента И, первый и второй пнспы нотопото попппычены состнетстнен )но к выхоцу второго элемента ИЛИ и к выхоау цевятого триггера, вхоа второго элемента ИЛИ соецинен с вторым входом второго блока сравнения, первый вхоц второго элемента И.поаключен к третьему вхоау первого мультиплексора, к выходу1022221 4054/44 Тираж 594ПоаВНИИПИ Госуцарстиеввого комитета СССпо делам изобретений и открытий30305, Ж, Раушская наба. 4/5 исное Патент", г, Ужгороц, уд. илиа ая. Составитель В. Горцоноиаактор В. Петраш Техред Т,Иаточка Корректор В, Г102 оциннаццатого триггера, к вторым входам пятого и шестого регистров, к информационному входу четвертого триггера и к входу первого элемента НЕ, выхоц оторого подключен к первому входу третьего элемента И, второй вход третьего элемен" та И поаключен к информационному входу седьмого триггера, выход первого тригге ра подключен к первому вхоау четмртого элемента И, второй вхоа которого подключен к первым вхоцам пятого и шестого элементов И, к инФормационному входу . шестого триггера и к выхоцу третьего триггера, выход второго триггера поаключен к вторым входам пятого, шестого элементов И и пятого триггера и к первому входу седьмого элемента И, второй вхоа которого поцключен к выходу второ го блока сравнения и к вхоцу второго элемента НЕ, выход седьмого триггера подключен к третьему входу пятого регистра, к вхоау третьего элемента НЕ и к информационному входу восьмого триггера, выход которого поцключен к второму вхоау второго элемента И, выход четвертого триггера поцключен к третьему входу пятого элемента И,.к первому входу восьмого элемента И и к вхоцу чеъвертого элемента НЕ, выхоц которого подключен к третьему вхоау шестого элемента И и к третьему вхоау сеаьмого элемента И, четвертый вход которого поцключен к информационному входу шестого триггера, выхбп пятого триггера подключен к второму вхоцу восьмого элемента И, третий вхоц которого поцклю чен к выхоцу шестого триггера, первые входы девятого и десятого элементов И подключены соответственно к выходу 2221девятого триггера и к выхоау первого элемента НЕ, вторые вхопы девятого и цесятого элементов И подключены соответственно к выхоцу третьего триггера и к информационному входу второго триггера, третий вход девятого элемента И поцключен к выходу оциннаццатого трипгера, выходы второго и третьего элемен-, тов И подключены к вхоцам третьего элемента ИЛИ, выхоп которого поаключен к третьему вхоцу второго мультиплексора, выхоц четвертого элемента И поаключен к первому входу четвертого элемента ИЛИ, второй и третий вхоцы которого поаключены соответственно к выхоцу пятого элемента И и к выходу шестого элемента И, выхоа четвертого элемента ИЛИ поцключен к информационному вхоау одиннадцатого триггера, тактовый вхоц которого поцключен к тактовому входу первого триггера, выхоа седьмого элемента И поцключен к первому вхоау пятого элемента ИЛИ,второй вхоа которого подключен к выхоаувосьмого элемента И, выход пятого элемента ИЛИ поцключен к информационному входу цесятого триггера, выхоц цевятого элемента И поцключен к первому вхоцу шестого элемента ИЛИ, второй вхоа которого поцключен к выходу цесятого элемента И, выхоа шестого элемента ИЛИ поаключен к третьему вхоцу первого регистра, выхоц третьего элемента НЕ поцключен к третьему вхоау шестого регистра, четвертые. вхоцы пятого и шестого регистров поцключены к тактовому входу восьмого триггера, выхоа второго элемента НЕ подключен к четвертому входу шестого элемента И, Изобретение относится к вычислительной технике и может быть использовано в электронной вычислительной машине.Ввиду разрыва во временах работы процессора и оперативной памяти в вычис- Б лительных машинах применяются различные технические решения, ускоряющие получение аанных из оперативной памяти.Одним из наиболее эффективных решений является включение межцу оперативной 10 памятью и процессором буФерной памяти. Устройство буферной памяти содержит накопитель буферной памяти, в котором хранится наиболее часто используемая процессором информация, матрицу ацресов, хранящую ацреса информации, расположенную в буферной памяти, и блок сравнения адресов.Известно устройство буферной памяти, в котором с целью уменьшения оборудования блока сравнения накопитель буферной памяти и соответственно матрица3 10222214адресов разбиваются на строки и колонки, ресов из матрицы адресов, сравнение ихИнформация иэ зацанной колонки оператив . с эанрашиваемым адресом, формированиеной памяти может быть помещена в любую адреса ячейки накопителя буферной памястроку только соответствующей колонки ти и считывание по этому адресу данныхбуферной памяти. Причем в цанном уст иэ накопителя буферной памяти), иэвестройстве не макет быть начата обработка ,ное устройство может выдавать цанныеочередного запроса цо тех пор, пока некажцый цикл процессора (если запросы кбудет завершена обработка предыдущего устройству сущесжуют постоянно) зазапроса 1 . счет того, что одновременно .со считываНедостаток данного устройства сравнием данных иэнакопителя буферной панительно низкая пропускная способность мяти цля текущего запроса (требуетсябуферной памяти, один цикл процессора) производитсяНаиболее:близким к,предлагаемому формирование ацреса наопитедя буфернойявляется устройство, которое состоит из . памяти цля следующего запроса процессонакопителя буферной памяти, первый вход 15 Ра (считывание адресов из матрицы ацрекоторого является первым вхоцом устрой сов и сравнение их с запрашиваемым ац.ства, второй вход соецинен с выходом Ресом и по результатам сравнения формипервого регистра, вхоц которого соецинен Рование полного адреса ячейки накопитес выходом мультиплексора, первый вхоц . ля буферной памяти), на что также требуоторого является вторью входом устрой 20 .ется один цикл процессора. Однако устройства и соецинен с входом второго регисъ- ство характеризуется недостаточным быстра, выход. которого соецинен с вторым вхо, Роцействием, так как в случаях, когдадом мультиплексоре и с.первым входом запросы к памяти не выставляются в кажматрицы адресов, второй вход оторой яв- дом цикле, цдя считывания данных иэ буляется третьим вхоцом устройства и сое 25 ферной памяти требуется два цикла процинен с. первым входом блока сравнения, . цессора,выход матрицы адресов соединен с вторымцедь изоб тена - повышение быстровходом блока сравнении, выходы которого,соецинены с вхоцами регистра строки.и вхоцами первого элемента ИЛИ, выход 30 буферное запоминающее устройство, содеркоторого соединенс входом первого трип- жащее информационный накопитель, пергера первой группы тРиггеРов; выо Вый вход оторого подключен .Выходуды второго и третьего триггеров которой первого регистра, первый вхоц первого Ре Вявляются соответственно первым и вторым гистра поцключен к выходу первого мулфуправляющими входами устройства, тре 35 типдексора первый вход Оторого явдяефтий управляющий вхоц устро ства соеци- ся. оцним адресным входом устройства ий9нен с вхоцом первого триггеРа н первым поцкдючен к первому входу второго рэгивхоцом второго элемента ИЛИ, второй и стра, второй вход которого поцдючен ктретий входы котОРОГО являются соответ емента ИЛИ выходвыходу первого элемента, выхоцственно первым и четвертым уцравляющимир . р у ра . 40 второго регистра поцл чен к второму вховхоцами устройства а выход соецинен с .ц ми устройства,а выход соецинен с цпервого мультиплексора и к первомус входом второго триггера, выходы трит, Оторогб щуяется другим ацресным вхогеров первой группы соединены с входамиадресного накопителя подключен к входутретффю Реш-тра упраторого является выходом устройства ицоцкдючен к первому входу третьего рэсоединеа с выхоцом триггера готовности . Гнра и к входам второго элемента ИЛИ,данных, синхровхоцы всех триггеров и Ре а Выхоц информационного накопителягистров соединены с соответствующимиуфщ . паддючен к первому вхоцу четвертоголиниями входной синхрониэирующей шины Регистра второй вход которого являетсяустройства Г 21.управляющим входом убтройства, первый.Несмотря на то, что временные пара вход первого элемецта ИЛИ является перметри схемы позволяют считать цанные 55 вым уцравдяющим входом устройства ив лроцессор только через цва циклаподключен к информационному входу перпосле выставления запроса (цепочка цей- Вого триггера, второй вход первого элесжиВ считывание, соответствующих ац- . мента ИЛИ является вторым управляющиминформационному входу восьмого триггера, выход которого подключен к вточетвертого элемента НЕ, выход которогоподключен к третьему вхоцу шестого элек выходу шестого триггера, первые входы цевятого и десятого элементов Ипоцключены соответственно к выходу цевятого триггера и к выхоцу первого элемента НЕ, вторые вхоцы девятого и песятого элементов И поцключены соответственно к выхоцу третьего триггера и к информационному заходу второго триггера, третий вход девятого элемента И подключенк выхоцу оциннаццатого триггера, выхоцывторого и третьего элементов И поцключены к входам третьего элемента ИЛИ,выход которого поцключен к третьему вертого элемента И поцключен к .первомувхоцу четвертого элемента ИЛИ, второй четвертого элемента ИЛИ попключен к информационному вхоцу опиннапцатого шестого, элемента ИЛИ, второй вход которого поцключен к выходу десятого элемента И, выхоц шестого элемента ИЛИпоцключен к третьему входу первого регистра, выхоц третьего элемента НЕ поцНа фиг, 1 изображена блок схема фферного запоминающего устройства; 3 1022221 6вхопом устройства и подключен к инфор- стра, ко входу третьего элемента НЕ и кмационному вхопу второго триггера,третий вхоц первого элемента ИЛИ является третьим управляющим входом уст- рому входу второго элемента И, выходройства, выход второго элемента ИЛИ 5 четвертого триггера подключен к третьепоцключен к первому входу третьего му вхоцу пятого элемента И, к первомутриггера, тактовый вхоц которого являет- вхоцу восьмого элемента И и к входуся четвертым управляющим вхоцом устройства и поцключен к тактовым входампервого, второго, третьего, четвертого, 10 мента И и к третьему вхоцу сецьмогопятого, шестого, седьмого, восьмого, элемента И, четвертый вход которогодевятого и десятого триггеров, к вто- подключен к информационноМу вхопу шесрым вхопам первого, третьего и четве того триггера, выход пятого триггератого регистров и к третьему входу вто- поцключен к второму входу восьмого эле. рого регистра, выход десятого триггера 15 мента И, третий вход которого подключенявляется выходом устройства и подключен к третьему входу четвертого регистра, цополнительно соцерхит второй блоксравнения, регистры, триггеры, элементы И, элементы ИЛИ, элементы НЕ и 20второй мультиплексор, выход которогопопключен к третьему входу информационного накопителя и к первому входу второго блока сравнения, первый и второйвхоцы второго мультиплексора подключены 5к выходам соответственно пятого и шестого регистров, первые вхопы которыхподключены к выходу третьего регистра,третий вхоп третьего регистра подключен вхоцу второго мультиплексора, выход четк выхсцу первого элемента И, первый и 30второй вхоцы которого попключены соответственно к выходу второго элемента ИЛИ и третий вхоцы которого поцключены сооти к выхоцу девятого триггера, вхоц второ- ветственно к выходу пятого элемента Иго элемента ИЛИ соединен с вторым вхо- . и к выхоцу шестого элемента И, выходдом второго блока сравнения, первый входвторого элемента И подключен к третьемувходу первого мультиплексора, к выходу триггера, тактовый вход которого поцклюопиннадцатого триггера, к вторым вхоцам чен к .тактовому входу первого триггера,пятого и шестого регистров к информа- выход седьмого элемента И подключен кционному входу четвертого триггера и к 40 первому входу пятого элемента ИЛИ, втовхбцу первого элемента НЕ, выход кото- рой вхоп которого подключен к выходурого подключен к первому вхоцу третье- восьмого элемента И, выхоц пятого элего элемента И, второй вход третьего мента ИЛИ подключен к информационномуэлемента И поцключен к информационному входу десятого триггера, выход цевятоговходу сецьмого триггера, выход первого 45 элемента И подключен к первому входутриггера подключен к первому входу четвертого элемента И, второй вход которого подключен к первым входам пятого ишестого элементов И, к информационномувходу шестого триггера и к выходу треключен к третьему вхоцу шестого регист-.тьего триггера, выход второго триггерара, четвертью входы пятого и шестого решестого элементов И и пятого триггера гистров подключены к тактовому входуи. к первому входу сецьмого элемента Ивторой вход которого поцключен к выходу 55 е твертому входу шес.та НЕ поцключен к четвертом вхоц шестого элемента И.второго блока сравнения и к входу второ.го элемента НЕ, выход седьмого триггераподключен к третьему вхоцу пятого реги1022221 Сигнал на управляющем входе 48 запоминается в триггере 13, в,на управляющем входе 50 устройства - сначала втриггере 19, а затем в триггере 20. Наличие сигнала хотя бы на одном иэ управляюших входов 47-49 устройства фиксируется в триггере 21,на фиг, 2 - временные диаграммы работы устройства.Буферное запоминающее устройствосостоит иэ информационного накопителя 1,регистра 2,мультиплексора 3, регист 5ра 4, адресного накопителя 5, блока 6сравнения, второго блока 7 сравнения,регистра 8, мультиплексора 9, регистров 10-12, триггеров 13 23, элемен"тов И 24-33, элементов ИЛИ 34-39, 10элементов НЕ 40-43, информационноговхода 44, адресных входов 45 и 46,управляющих входов 47-51, управляющеговыхода 52, тактовых входов 538 блоков, выхоцов 59-67 триггеров, выходы 68 триггера 23, выхода 69 блока 7,вхоца 70 регистра 8, входа 71 регист.ра 4, входа 72 регистра 2 и вхоца 73мультиплексора 9,В информационном накопителе 1 можетхраниться (Мхи) блоков информации, ав ацресном накопителе 5 - (ЮФ) ацресов соответствующих блоков, гце И- число колонок; и- число строк. Регистры 2и 4 выполнены на цвухтактных М 5-тригге рах, имеют по Ьщ юраэряцов и ацресуютколонку накопителя 1 и 5 соответственно, Регистр 8 имеет И разряаов и варесует строку накопителя 1 буферной памяти. Блок 6 сравнения состоит иэ И ЗОсхем сравнения по 30 Й разрядов, гцеЯ - число строк. оперативной памяти, иимеет И выходов, Блок 7 сравнения стро .ки прецставляет собой одну схему сравнения иа И разрицов. 35 Работа устройства иницируется при поступлении сигнала на входы 47, 48 или 49. Сигнал на входе 47 или 48 устройства оэйачает, что производится об ращение процессора к памяти аля считывания или записи информации. Сигнал на управляющем вхоце 49 устройства: устанавливается при записи каналом информации в память. На входе 50 устрой 45 ства устанавливается "1" в случае, если процессор обращается к памяти эа коман цой, а в случае обращения аа операндом устанавливается "0, Сигнал на управляю шем входе 47 запоминается сначала в триггере 14, а затем в триггере 17,Всякий раз, когца на оцном из вхоцных управляющих входов 47-49 устройства появляется "1", в регистр 4 заносится, ацрес колонки накопителя 5 ацресов. Изадресуемой колонки накопителя 5 адресов считывается И адресов, которые соответствуют информации, размещенной в у строках соответствующей колонки пако пителя 1. Затем в блоке 6 сравнения данные й адресов сравнивают с запрашиваемым ацресом, поступающим по входу 46 устройства.Результат сравнения заносится в регистр 8 и выбирает одну иэ И строк накопителя 1. В следующем цикле из накопи теля 1 считывается зайрашиваемый блок информации. В регистре 10 строки коман цы и регистре 11 строки операнда хранятся адреса строки накопителя 1, к которой производилось последнее обращение за : командой и операндом. В зависимости от со; стояния триггера 23 (.0" или "1") информа .ция может считываться иэ накопителя 1 либо в том же цикле, в котором процессор выставляет запрос на чтение на управляющем входе 42 устройства, либо в следующем цикле.Ециничное значение триггера 23 режи мв означает, что в данном цикле из накопителя 1 считывается (либо записывается) информация в соответствии с запросом процессора на чтение или запись, выстав денном на 47 или 48 управляющих входах устройства в предыдущем цикле. Причем в начале данного цикла адрес колонки на копителя 1 заносится из регистра 4 в ре гистр 2, а вцрес строки (результат сравне ния) накопителя 1 иэ регистра 8 строки заносится в регистр 10 строки команды или . регистр 11 строки операнда в зависимо сти от того, производится ли обращение эа командой или операндом. Результат сравнения заносится в регистр 8 из бло в 6 сравнения в конце прецыцущего цикла еНулевое значение триггера 23 режима означает, что в предыдущем цикле не бьшо . обращения к устройству буферной памяти и что, если в данном цикле процессор : выставит запрос нв чтение на управляющем ввоае 47: устройства, информация буцет. . считана иэ накопителя 1.в этом же цикле, Причем адрес колонки накопителя 1 заносится в начале цикла с входа 45 устрой ства в регистры 2 и 4. В качестве вареса строки накопителя 1 будет использован аарес, по которому производилось прецы аущее обращение, Этот ацрес находитсяв регистре 10 хранения номера строкикоманды или регистре 11 хранения номерастроки операнда в зависимости от того,производится ли в данном случае обращениеза команцрй (ситнал на управляющем входе 50 устройства) или за операндом,Оцновременно со считыванием информа ,ции из накопителя 1 в блоке 6 сравненияопределяется истинный адрес строки исравнивается в блоке 7 сравнения с адре сом строки, по которому в данный моментпроизводится чтение. Если сравнение производится, то требуемая информация считывается в конце данного цикла, а триггер 22, указывающий на готовность данных (управляющий выхоц 52 устройства),сообщает об этом процессору, В противномслучае требуемая процессору информациябудет считана в следующем цикле. Рассмотренная выше ситуация становится воз можной благодаря тому, что команда иданные часто располагаются последовательно, а информация хранится в буферной памяти блоками из нескольких послецовательно расположенных слов, и поэтому 25после обращения к команде или операндусуществует большая вероятность, что следующее обращение за команцой или операндом будет производиться к этому жеблоку, а следовательно, и к этой же стро",З 0ке накопителя 1. И кроме того, когцаследующее обращение производится к цру.гому блоку в худшем случае с вероятнастью 1/и (и-. количество строк), оно бу-,дет производиться к этой же строке како-,з 5пителя 1.Работа устройства буферной памятипоясняется временной диаграммой, представленной на Фиг. 2,Предположим, что в цикле, прецшест 40 вуюшем первому рассматриваемому, не было обращения процессора к устройству буферной памяти либо обращение было, но требуемых данных не было в накопите ле 1, т,е. с выхоца блока 6 сравнения 45 на все входы элемента ИЛИ 36 поступили фО. Тогда триггер 23 через элементы И 27 28, 29 и ИЛИ 37 по импульсу, поступающему на тактовый вход 58,; будет установлен в "0", который, поступая иа вхоц управления мультиплексора 3, будет разрешать прохожцение через него , информации с входом 45 устройства, Пусть в первом цикле на управляющем вхоце 47 устройства процессор выставит запрос на чтение. Тогца по импульсу, поступающему на тактовый вход 54 ре гистров 4 и 2, в цанные регистры с выхода 45 устройства буцет занесен адрес колонки накопителя 5 и накопителя 1(оцин и тот же ацрес для накопителей 5и 1 ). и начнется считывание информациииз накопителей 5 и 1,Из адресного накопителя 5 считывается И адресов ацресуемой колонки; которыеодновременно сравниваются в блоке 6сравнения с ацресом строки оперативнойпамяти, который поступает по входу 46устройства,Пусть обращение, которое произвоциься в первом цикле, является обращением ,за командой, т.е. на управляющем вхоце 50устройства будет высокий сигнал. Тогцалогическая "1" с выхоца элементов НЕ 40,И 26, ИЛИ, 35, поступая на вход управления мультиплексора 9, разрешает прохождение через него на адресные входыстроки накопителя 1 информации с выходарегистра 10, в котором хранится ацрес.строки накопителя 1, к которой производилось последнее обращение процессораза командой. Таким образом, из накопителя 1 по адресу колонки, находящемусяв регистре 10, считывается слово,которое к концу первого цикла поступает на входы регистра 12.По импульсу, поступающему на тактовый ахоц 56 триггеров 19, 21 и 14., данные триггера устанавливаются в ф 1 ф, а в триггер 16 (используется цля пере- запоминания содержимого триггера 23) заносится "0" с выхоца 68 триггера 23.Если в блоке 6 сравнения происхоцит сравнение одного иэ и ацресов накопителя 5 с запрашиваемым адресом строки оперативной памяти, то логическая "1на одном иэ выходов блока 6 сравнения через элемент ИЛИ 36 по импульсу, по ступающему на тактовый вход 57 три 1 тера 15, заноситсяв данный триггер (содержимое триггера 15 указывает, произошло ли сравнение в блоке 6 сравнения). Одновременно результаты сравнения из блоков сравнения по импульсу, поступаю шему на вход 57 регистра 8, заносятся в данный регистр, а в блоке 7 сравнения они сравниваются с содержимым регистр ра 10, хранящим номер строка команды, по которому в настоящий момент, проиэво цится считывание данных иэ накопителя 1. Если сравнение в блоке 7 сравне ния строки проиэвоцится, что означает, что данные считываются иэ нужной ячейки накопителя 1, то "1" с. выхода 69 блока 7 сравнения строки поступает на один иэ входов элемента И 30, на оо121022221 тальные входы которого поступают логи ческие ф 1" с выхода 61 триггера 15, вы хода 60 триггера 14, выхода элемента НЕ 43, на вхоц которого поступа ет "0" с выхода 62 триггера 16. "1 5 с выхода элемента И 30 через элемент ИЛИ 38 заносится в триггер 22 готовности данных по импульсу, поступающему на тактовый. вход 58 цанного триггера. По этому же импульсу в трио 10 гер 23 заносится уф с выхоца элемента ИЛИ 37, на входы которого поступают "0" с выходов элементов И 27-29, 1 на выходе триггера 22 готовности цанных, с одной стороны, разрешает за 15 несениеинформации, считанной из накопи теля 1 в регистр 12, с цругой.стороны, по управляющему выходу 82 устройстм сообщает процессору о том, что информа ния считана из буферной памятй. 20Таким образом, за один цикл информация из буферной памяти считывается в процессор. Прецположим, что во втором цикле процессор опять выставляет запрос на чтение команды, На управляющих 25 входах 47 и 50 устройства будут присутствовать высокие сигналы, Аналогично, как и в первом цикле, произойцет занесение в регистры 2 и 4, начнется считьммние из накопителей 5 и 1. 30Пусть в блоке 6 сравнения оцин из ацресов адресуемой колонки накопителя 8 сравнивается с адресом, поступающим по входу 46 устройства. Аналогично, как и в первом цикле, триггеры 21, 19, 14 и 15 установятся в 1, а триггер 16, указывающий на режим задержанный, установится в фО, Но предположим, что требуемая процессору информация нахо цится не в той строке накопителя 1, из 40 которой в текущий момент произвоцится считывание, а в цругой. Адрес строки накопителя 1, из которой должно было происходить считымние информации с выхода блока 6 сравнения, заносится в45 регистр 8 (по импульсу, поступающему на вхоц 87 данного регистра), А на вы ходе 69 блока 7 сравнения строки выдается Оф, который указывает на то, что в данный момент из накопителя 1 считы вается ненужная информация (из той же колонки, но из цругой строки). уф с выхода блока 7 сравнения строки поступает на один из вхоцов элекмейтов И 30 и НЕ 41.0 с выхоца элемента И 30 поступа- ет на первый вход элементаИЛИ 38, на второй вход которого поступает 0 с выхода элемента И 31,так как на оцин извходов этого элемента поступает "0 свыхода 62 триггера 16 режима, зацержанный таким образом по импульсу, поступающему на тактовый вход триггера 22готовности данных, Панный триггер устанавливается в 0", который по управляющему выхоцу 52 устройства сигнализируетпроцессоруо том, что информация не быласчитана из буферной памяти. "1" с выхоцаэлемента НЕ 41 поступает на оцин извходов элемента И 29, На остальныевхоцы этого элемента поступают "1" свыхоца 61 триггера 15, выхоца 60 триггера 14 и выхода элемента НЕ 43, навхоц которого поступает 0 с выхоца 62триггера 16. "1" с выхода. элемента,И 29 через элемент ИЛИ 37 по импульсу, поступающему на тактовый вход 88триггера 23, заносится в этот триггер,что в данном случае указывает на то,что в следующем цикле из накопителя 1будет считана информация, которая небыла считана в цанном цикле (была считана, но не из заданной строки),Предположим, что. в третьем циклепроцессор выставляет запрос на чтениеоперанда. Логическая 1" - на управляющемвходе 47 устройства, 0 - на управляющем входе 80 устройства. И, кроме того,в устройстве буферной памяти цолжнабыть закончена обработка запроса начтение команды, которая не была закончена в прецьщущем цикле, По импульсу,поступающему с вхоца 51 синхронизацииустройства.на тактовый вход 83 триггера 20, в данный триггер заносится ф 1с. выхода 68 триггера 19. По этому жеимпульсу информация с выхода регистра 8заносится в регистр 10 (высокие сигналына обоих управляющих выходах регистра 10с выхода 68 триггера 19 и выхода 68триггера 23 режима). "1 с выхода 86триггера 20 поступает на один из входовэлемента И 28, на второй вход котородопоступает 1 ф с выхода 68 триггера 23режима, которая, также поступая на управляющий вход мультиплексора 3, разрешаетпрохождение через него информации с выхода второго регистра 4, ф 1 с выходаэлемента И 25 через оцни из входов эле- .мента ИЛИ 38 поступает на управляющийвход 73.мультиплексора 9 строки и темсамым разрешает прохожцение информациие выхода регистра 10 строки команцы наадресные вхоцы строки накопителя 1 буферной памяти, На вхоц 71 управлениявторого регистра 4 поступает "1" с вь14 23 13" 10222 хода элемента 34 ИЛИ ф 1" на первом управляющем входе 47 устройства, который соединен с одним из входов элемента ИЛИ 34,На управляющий вхоц 72 регистра 2 поступает "1" с выхода элемен та ИЛИ 39, так как на один из ее входов поступает 1 ф с выхода элемента И 32, на вход которого поступают "1" с выхо да 67 триггера 21, выхоца 61 триггера 15 и выхода 68 триггера 23 режима.По импульсу, поступающему на тактовый вход 54 регистра 2 и регистра 4, информация с выхоца регистра 4 заносится в регистр 2, а в регистр 4 заносится информация, поступающая по входу 45 устройства (ацрес колонки накопителя 5 адресов для запроса за операндом). После этого из адресуемой колонки накопителя 5 адресов в блок 6 сравнения считывается и адресов, для того чтобы устано вить, находится ли запрашиваемый операнд в накопителе 1.Данные адреса сравниваются с адресом, поступающим по входу 46 устройствами Б это же время из нужной строки накопи теля 1 считывается команца, запрос на которую был получен устройством буферной памяти в начале второго цикла. По импульсу, поступающему с вхоца 51 синхронизации устройства на тактовый 30 вход 54 триггера 17, в него заносится "1" с выхода 60 триггера 13 (запрос на чтение, который был выставлен во втором цикле). По импульсу, поступающему на тактовый вход триггера 18, в данный. триггер заносится "1 с выхо ца 61 триггера 15 (результат сравне-.ния в блоке 6 сравнения, полученный во втором цикле). По импульсу, поступающему на тактовый вход 56 триггера 19, 40 в него заносится "0" с выхода 50 усч- ройства (запрос за операндом). По этому же импульсу в триггер 21 заносится "1" с выхода элемента ИЛИ 34, в триггер 16 (режим задержанный) заносится "1" с выхода 68 триггера 23 режима, в триггер 14 (чтение) заносится "1 ф с входа 47 устройства. По импульсу поступающему на вхоц 58 триггера 22 готовности данных в негр заносится "1" с выхода элемента ИЛИ 38, на один из входов,которого поступает ф 1 ф с выхода элемента И 31, на вхоцы кото рого поступают 1 с выхоца 64 тригге ра 18, выхода 63 триггера 17, выхода 62 Ы триггера 16 (режим зацержаниый). ф 1 ф на выходе триггера 22 готовности цанных разрешает заноситься информации, считанной из накопителя 1, в регистр 12 и по управляющему выходу 52 устройства сообщает процессору о том, что требуемая команда считана из устройства буферной памяти.Предположим, что в блоке 6 сравнения один из ацресов накопителя 5 сравнивается с адресом, поступающим по входу 46 устройства, тогда 1" с выхоца элемента ИЛИ 36 заносится в триггер 15 (сравнение) по импульсу, поступающему на вход 57 данного триггера. По этому же импульсу результаты сравнения с выходов блока 6 сравнения заносятся в регистр 8 строки. 1" с выхода 61 триггера 15 поступает.на один из входов элемента И 28, на остальные вхоцы которого поступают "1" с выхоца 60 триггера 14, выхоца 62 триггера 16 (режим зацержанный). "1" с выхода элемента И 28 через элемент ИЛИ 37 заносиъся в триггер 23 режима по импульсу, поступающему на вхоц 58 этого триггера, В данном случае "1" на выходе 68 тритъгера 23 режима указывает на то, что в слецующем цикле из накопителя 1 должен быть считан операнд, запрос на который был получен устройством в начале цанного цикла. Пусть в четвертом цикле запрос к устройству буферной памяти не был выставлен, т.е. на первом .47, втором 48 и третьем 49 управляющих входах устройства стоят "0По импульсу, поступающему на вхоц 53 триггера 20, в него заносится "0" с выхода 65 триг-, гера 19 (признак команды), а в регистр 11 заносится информация с выхода регистра 8. Йа оба управляющих вхоца регистра 11 поступают "1" с выхоца 68 триг гера 23 режима и выхода элемента НЕ 42, на вход которого поступает "0" с выхода 65 триггера 19, На один из вхоцов элемента И 25 поступает 0" с выхода 66 триггера.20 (признак команды задерканный), а на оцин из вхоцов эле мента И 26 поступает уф с выхоца элемента НЕ. 40, на вход которого поступает ф 1 с выхоца 68 триггера 23. Вы.ходы элементов И 25 и 26 соединены с входамй элемента ИЛИ 35, выхоц которого соединен с управляющим вхоцом 73 мультиплексора 9, фО на управляющем входе мультиплексоре 9. строки разрешает прохождение на ацресные входы строки на копителя 1 информации с выхода регисьра 2, На управляющий вход регистра 2 поступает 1 с выхода элемента ИЛИ 39,хоца 64 триггера 18 (сравнение запержанное), выхоца 63 триггера 17 (чтение задержанное), выхода 62 триггера 16 (режим зацержанный), "1 на выходе триггера 22 готовности цанных, поотупая на управляющий вхоц третьего регистра 12, разрешает прием в него считанного операнда и, в то же время поотупая на управляющий вхоц 52 устройства, сообшает процессору, что требуемый операнд считан иэ устройства бу.ферной памяти. "О" с выхоце 59 тритгера 14 (чтение) поступает на один иэвходов элементов И 27-29, выхоцы которых соединены с входом элемента ИЛИ 37,По импульсу, поступающему на вход 58триггера 23, в него заносится "О" свыхода элемента ИЛИ 37. Это означает,что устройство буферной памяти готово к.тому, чтобы обработать запрос процессорана чтение команцы или операнца эа оцинЦИКЛПо сравнению с известными прецлагаемое устройство сокращает задержки процессора в ожидании данных для случаев,когца между соседними запросами процессора к устройству есть один или несколькоциклов, в которых обращений процессорак устройству буферной памяти нет,15 10222 так как на один из его вхоцов поступает "1 ф с выхода элемента И 32, на входы которого поступают 1" с выхода 67 триггера 21 выхоца 68 триггера 23 режима, выхода 61 триггера 15 (сравне ние).По импульсу, поступающему на вход 54 регистра 2, в него заносится адрес колонки накопителя 1 с выхода регистра 4. После этого из накопителя 1 производиъ ся считывание операнда. По импульсу, поступающему на вход 54 триггера 17 (чтение зацержанное), в него заносится ф 1 ф с выхоца 60 триггера 14. По импульсу, поступающему на вхоц 57 триггера 18 15 (сравнение задержанное), в него заносит ся "1" с выхода 61 триггера 15 (сравнение). По импульсу, прступаюшему на вхоц 56 триггеров 3.4 (чтение) и 13 (запись), в них,заносятся "О фс перво 20 го 47 и третьего 48 управляющих вхоцов устройства, а в триггер 16 заносятся 1" с выхода 68 триггера 23. По импульсу, поступающему на вход 58 триггера 22 готовности данных, в него заносится ф 1 ф 25 с выхоца элемента ИЛИ 38.На оцин из вхоцов элемента ИЛИ 38 поступает ф 1" с выхоца элемента И 31, на входы которого поступают "1" с вы-,