Система связи

) (11) 5 Н 04 В 7/1 ЕТЕ ЩядЕМУ,(54) СИСТЕМА С (57) Изобретени и предназначен диосвязи для и лов, Целью повышение пом ЯЗИтн ьса,ю 19 ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕВЕДОМСТВО СССР(56) Авторское свидетельство В 1591740кл. Н 04 27/00, 1988.Авторское свидетельство Ь 1401кл. Н 04 В 7/165, 1986. о осится к радиотехнике о для использования в раредачи аналоговых сигнаизобретения является ехоустойчивости передачи Изобретение относится к радиотехнике и предназначено для использования в радиосвязи для передачи аналоговых сообщений.Цель изобретения - повышение помехоустойчивости передачи сообщений в пороговой области.На фиг. 1, 2 представлены функциональные схемы передающей и приемной сторон системы связи.Система связи с неравномерным укрупнением сигнала содержит на передающей стороне 1 (фиг, 1) синхронизатор 2, генератор сигнала 3, блок 4 фазовых модуляторов, блок 5 перемножителей, аналого-цифровой преобразователь 6, цифроаналоговый преобразователь 7, блок 8 фазоимпульсных модуляторов, блок 9 вычитания, блок 10 дискретизации, блок 11 квантования, преобразователь 12 код-напряжение, блок 13 памяти, амплитудный модулятор 14, генератор 15 кодовых последовательностей, фазоимпульсный модулятор 16, блоки 17,1-17,сообщений в пороговой области. Для этого на передающей стороне введены блок вычитания, блок дискретизации сообщенияблок квантования, преобразователь код-напряжение, первый блок памяти, второй блок памяти, ячейки памяти, амплитудный модулятор, сумматор, а на приемной стороне - синхронизируемый генератор, блок обработки сигнала, коммутаторы первого и второго интеграторов, первого и второго блоков выбора максимального значения, блок регулируемой задержки сигнала, и + 1 ячеек блока памяти, преобразователь напряжение - код, первый и второй блоки записи-считывания, линия задержки 57 и блок восстановления квантованных значений. 5 з,п. ф-лы, 2 ил. г2-1 регулируемой задержки импул фазоимпульсный модулятор 18, лини задержки, фазоимпульсный модулятор 20, блок 21 памяти и сумматор 22, один вход которого соединен с выходом амплитудного модулятора 14, один вход которого соединен с выходом генератора сигнала 3 и одним входом блока 4 фазовых модуляторов, выходы которого соединены с одними входами блока 5 перемножителей, другие входы которого соединены с выходами генератора 15 кодовых последовательностей через блок 8 фазоимпульсных модуляторов, а выходы блока 5 перемножителей подключены к остальным входам сумматора 22, выход которого является выходом приемной стороны 1, входом которой является вход.блока 9 вычитания, соединенный с информационным входом аналого-цифрового преобразователя 6, соответствующие выходы которого соединены с информационными входами и ячеек блока 13 памяти и информационными18158 О 2 Составитель В.БронниковТехред М,Моргентал Корректор И.Муск Редакто нно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина роиз аказ 1644 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СС 113035. Москва, Ж, Раушская наб., 4 У 5в одами цифроаналогового преобразователя 7, выход которого соединен через блок 9 вычитания и блок 10 дискретизации с входом блока 11 квантования, выход которого соединен с одним информационным входом блока 21 памяти, одни выходы которого соединены с входами блока 8 фазоимпульсных модуляторов, и через преобразователь 12 код - напряжение с другим информационным входом блока 21 памяти, другие выходы которого соединены с сигнальными входами блока 4 фазовых модуляторов, а первые синхронизированные входы п ячеек блока памяти соединены между собой с первым синхронизационным входом блока 21 памяти, с опорным входом генератора 15 кодовых последовательностей, вторым входом амплитудного модулятора 14 и одним выходом синхронизатора 2, соответствующие выходы которого подключены к тактовым входам аналого-цифрового и цифроаналогового преобразователей 6, 7, блока 10 дисретизации и блока 11 квантования, к вторым синхронизационным входам первой -; и бло.ка 13 памяти, ячеек к двум синхронизационным входам блока 21 памяти, выходы блока .13 памяти соединены с входами генератора 15 кодовых последовательностей, а в приемной части 23 (фиг, 2) - полосовой усилитель 24, амплитудный детектор 25, фазовый детектор 26, коммутаторы 27, 28, синхронизатор 29, блок 30 памяти, цифроаналоговый преобразователь 31, сумматор 32, фильтр 33 нижних частот, синхронизируемый генератор 34, блок 35 обработки сигнала, блоки 36.1. 36.2"-1 регулируемой задержки сигнала, линии 37, 38 задержек, коммутаторы 39, 40, блоки 41,1+41.2"-2 линий задержек, коммутаторы 42, 43, интегратор 44, сумматор 45, линию 46 задержки, ячейки 47, 48 памяти, коммутатор 49, интегратор 50, блок 51 регулируемой задержки, блоки 52, 53 выбора максимального значения, коммутатор 54, преобразователь 55 напряжение-код, коммутатор 56, блок 57 записи-считывания, линию 58 задержки, блок 59 восстановления квантовых значений, блоки 6,.1+60.2" регулируемой задержки сигнала, ячейки 61 блока памяти, блок 62 памяти, блок 63 записи-считывания, выход которого соединен через блок 59 восстановления квантованных значений и фильтр 33 нижних. частот к первому входу сумматора 32, выход которого является выходом приемной стороны 23, а второй вход сумматора 32 соединен через линию 58 задержки и цифро-аналоговый преобразователь 31 с выходом блока 57 записи-считывания, соответствующие информационные входы которого соединены с последовательными выходами блока 30 памяти и первой+ иячеек блока 61 памяти, а управляющий и первый тактовый входы соединены с управляющим и первым тактовым входами блока 63 записи-считывания 5 соответственно и выходами синхронизатора 29, вход которого подключен к выходу амплитудного детектора 25, первому сигнальному входу блока 35 обработки сигнала и первым информационным входом комму таторов 42, 43, а соответствующие выходысинхронизатора 29 подключены к управляющему входу коммутатора 43, второй информационный вход которого соединен с вторым информационным входом коммута тора 42 и выходом коммутатора 27, к управ-.ляющему входу коммутатора 42, к управляющему и первому тактовому входам интегратора 50, к управляющему и первому тактовому входам интегратора 44, к первому 20 тактовому входу блока 52 выбора максимального значения и второму тактовому входу интегратора 44, к синхронизационному и второму тактовому входам блока 52 выбора максимального значения, выход ко торого соединен с первым информационным входом коммутатора 28, к первому тактовому входу блока 53 выбора максимального значения и к второму тактовому входу интегратора 50, к синхронизационно му и второму тактовому входам блока 53выбора максимального значения, выход которого соединен со вторым информационным входом коммутатора 28, выход которого соединен с информационными 35 входами блока 30 памяти и и ячеек блока 61памяти, к управляющему входу коммутатора 28, к первому синхронизационному входу, блока 30 памяти, к первому синхронизационнному входу и ячеек блока 61 памяти, к 40 первому синхронизационному входу блока62 памяти, к второму тактовому входу блоков 57, 63 записи-считывания и вторым синхронизационным входам блока 30 памяти, и ячейкам блока 61 памяти, причем разрядные 45 выходы блока 30 памяти и первой+ иячейки блока 61 памяти соединены с управляющими входами блока 35 обработки сигнала, одни выходы которого подключены к одним входам коммутатора 27, другие входы кото рого подключены к сигнальным выходамблока 51 регулируемой задержки, сигнальные входы которого подключены к вторым выходам блока 35 обработки сигнала, а управляющие входы блока 51 регулируемой 55 задержки соединены с разрядными выходами ии и ячеек блока 61 памяти, к второмусинхронизационному входу блока 62 памяти и к управляющему входу коммутатора 56, информационные входы и выход которого соединены с последовательным выходом иячейки блока 61 памяти и блока 62 памяти и входом блока 63 записи-считывания соответственно, к управляющему входу коммутатора 54, информационные входы которого соединены с выходами блока 51 регулируемой задержки, а выход соединен с информационным входом блока 62 памяти через преобразователь 55 напряжение-код, к управляющему входу коммутатора 27, к первому входу синхронизируемого генератора 34, второй вход которого подключен к входам амплитудного и фазового детекторов 25, 26 и к выходу полосового усилителя 24, вход которого является входом приемной стороны 23, а выход синхронизируемого генератора 34 соединен с вторым входом фазового детектора 26, выход которого соединен со вторым сигнальным входом блока 35 обработки сигнала,Генератор 15 кодовых последовательностей фиг.1) содержит фазоимпульсный модулятор 16 и блоки 17.1-17.2" -1 регулируемой задержки импульса, информационные входы которых, информационный вход фазоимпульсного модулятора 16 и опорный вход фазоимпульсного модулятора 16 являются информационными и опорным входами генератора 15 кодовых последовательностей соответственно, выходами которого являются выходы блоков 17.2"17.2" -1 регулируемой задержки импульса, причем выход фэзоимпульсного модулятора 16 подключен к опорному входу блока 17.1 регулируемой задержки импульса, а каждый из двух выходов каждого блока регулируемой задержки импульса, из числа блоков 17.1 -17.2" -1 регулируемой задержки импульса, соединен с опорным входом другого блока регулируемой задержки импульса.Каждый блок 17 регулируемой задержки импульса (фиг, 1) содержит фазоимпульсный модулятор 18 и последовательно включенные линию 19 задержки и фазоимпульсный модулятор 20, информационный вход и выход которого и информационный вход и выход фазоимпульснага модулятора 19 являются информационными входами и выходами блока 11 регулируемой задержки импульса, опорным входом которого являются соединенные входы фазоимпульсного модулятора 18 и лии 19 задержки.Блок 35 обработки сигнала (фиг.2) содержит блоки 36.1 -36,2"-1 регулируемой задержки сигнала и блоки 41,141.2"-2 линий задержек, причем управляющие входы блоков 36,136,2"-1 регулируемой задержки сигнала являются управляющими входами блока 35 обработки сигнала, а первые выходы блоков 36.136,2"-1 регулируемой задержки сигнала являются одними выходамиблока 35 обработки сигнала, другими выходами которого являются первый и второй выходы блоков 41.2 "-1+41.2"-2 линий задержек, входы катаевых соединены с выхода ми блоков 36.2" 36.2"-1 регулируемойзадержки сигнала соответственно, причем первый и второй сигнальные входы блока 36,1 регулируемой задержки сигнала являются первым и вторым сигнальными входа 10 15 20 25 30 35 40 55 45 50 ми блока 35 обработки сигнала, а первый и второй выходы каждого блока регулируемой задержки сигнала, иэ числа блоков 36.1-36,2" -1 регулируемой задержки сигнала, соединены с первым и вторым входами двух блоков линий задержек, а первый и второй выходы каждого блока линий задержек, из числа блоков 41.1-41,2" линий задержек, подключены к первому и второму сигнальным входам блока регулируемой задержки сигнала.Каждый блок 36 регулируемой задержки сигнала фиг. 2) содержит линии 37, 38 задержек и коммутаторы 39, 40, информационные входы которых соединены с выходами линий 37, 38 задержек саответственна, а управляющие входы, соединенные вместе, и выходы коммутаторов 39, 40 явля. ются управляющим входом и выходами блока 36 регулируемой задержки сигнала, первым и вторым сигнальными входами которого являются входы линий 37, 38 задержек соответственна.Йнтегратор 44,50 (фиг,2) содержит сумматор 45, линию 46 задержки, ячейки 47,48 памяти и коммутатор 49, управляющий входи выход которого являются управляющим входом и выходом интегратора 44, 50, сигнальным входом которого являются соединенные первые входы сумматора 45 и коммутатора 49, а соединенные вход линии 46 задержки, выход которой соединен с первым тактовым входом ячейки 47 памяти, и первый тактовый вход ячейки 47 памяти и соединенные вторые тактовые входы ячеек 47, 48 памяти являются первым и вторым тактовыми входами интегратора 44, 50, причем выход сум-. матора 45 соединен со вторым входом коммутатора 49 через ячейку 48 памяти, выход которой соединен со вторым входом сумматора 45 через ячейку 47 памяти.Блок 51 регулируемой задержки содержит блоки 60,1+60.2" регулируемой задержки сигнала, причем входы блоков 60.160.2"регулируемой задержки сигнала являются сигнальными входами блока 51 регулируемой задержки, одни выходы блоков 60,160.2"регулируемой задержки сигнала являются сигнальными выходами блока 51 регулируемой задержки, а другие выходы соединены с входами блоков 60.2" ++ 1-;-Л.2" регулируемой задержки сигнала, выходы которых являются информационными выходами блока 51 регулируемой задержки, управляющими входами которого являются управляющие входы блоков 60.160.2" регулируемой задержки сигнала.Система связи с неравномерным укрупнением сигнала работает следующим образом. Сообщение ф) преобразуется в цифровую форму в аналого-цифровом преобразователе 6 с частотой джискретизации 11/Т (в соответствии с теоремой Котельникова Т1/2 1 в), причем каждая выборка отображается в и двоичных разрядов, где и - степень укрупнения, целое положительное число больше единицы, Число выборок, передаваемых с помощью неравномерного укрупнения, равно гп = 2". Запись и разрядов двоичного кода в блоки памяти происходит по в импульсам записи из синхронизатора 2, Параллельный код выборки поступает также на вход цифро-аналогового преобразователя 7, Восстановленный сигнал вычитается из со- общениями(1) в блоке 9 вычитания, в результате чего получается ошибка квантования, которая преобразуется в блоке 10 дискретизации в ступенчатой кусочно-постоянный сигнал с длительностью ступеньки равной Т; далее сигнал квантуется в блоке 11 квантования суровнями квантования ( = 2+9), Двоичный код кванточанного значения поступает на вход блока 21 памяти, в ячейки которого записывается код четных выборок по в/2 импульсам записи синхронизатора 2, и на вход преобразователя 12 код - напряжение, Значения напряжения нечетных выборок записываются в ячейки памяти блока 21 памяти по т/2 импульсам записи из синхронизатора 2. Информация из входных ячеек памяти блоков 13 и 21 памяти переписывается в выходные по сигналу "Конец цикла" с периодом Т из синхронизатора 2. Выходной сигнал блока 21 памяти модулирует фазу генератора 3 несущего колебания в блоке 4 фазовых модуляторов, который состоит иэ е/2 фазовых модуляторов. Выходные сигналы блока 13 памяти поступают на информационные входы генератора 15 кодовых последовательностей. Сигнал "Конец цикла" поступает на опорный вход фазоимпульсного модулятора 16, который формирует задержанный импульс (с дискретой задержки Ьт 1 = гпТ/2) по отношению к сигналу "Конец цикла". Величина задержки определяется кодом с выхода блока 13 памяти. Фаэоимпульсный модулятор 16 является первой ступенью неравномерного укрупнения, Второй сту 5 10 15 20 пенью неравномерного укрупнения является блок 17.1 регулируемой задержки импульса, состоящий иэ двух фазоимпульсных модуляторов 18 и 20, причем на фаэоимпульсный модулятор 20 входной импульс приходит с задержкой Фг = вТ/2, Дискрета задержки импульса во второй ступени неравномерного укрупнения Лт 2 =аТ/2+ " +. Величина задержек фазоимпульсных модуляторов 18, 20 определяется кодом первых гп/2 разрядов и кодом вторых гп/2 разрядов блока 13 памяти соответственно, Третья ступень неравномерного укрупнения содержит блоки 17,2, 17,3 регулируемой задержки импульса/ причем тз=пТ/2 в+а/2+2 и Ь гз = гпТ/2 щ+в/2+а/4+2п ступень неравномерного укрупнения содержит блоки 17,2" 17.2" -1 регулируемой заидержки импульса,Ь=аТ/2" + е/2,Лт==щТ/2"+а/2 .- 1Выходные сигналы генератора 15 кодовйх последовательностей поступают на опорные входы блока 8 фазоимпульсных модуляторов, который состоит из п/2 фазоимпульсных модуляторов, на информационные входы которого поступа ют в/2 выходных сигнала блока 21 памяти,Выходные сигналы блока,8 фазоимпульсных модуляторов перемножаются в блоке 5 пере- множителей, который состоит из в/2 пере- множителей, с сигналами с выхода блока 4 35 фазовых модуляторов. Выходные сигналыблока 5 перемножителей поступают на сумматор 22, который формирует из прямоугольных радиоимпульсов колоколообразные и 40передает последние в канал связи. На сумма тор 22 поступает также пилот-сигнал - напряжение генератора 3 несущей частоты, промодулированное сигналом "Конец цикла" в амплитудном модуляторе 14, причем длительность сигнала "Конец цикла" не менее, 45 чем в 2. 3 раза больше длительности импульсов с выхода блока 5 перемножителей.На приемной стороне 23 сигнал фильтруется и усиливается в полосовом усилителе 24, детектируется в амплитудном и фазовом 50 детекторах 25,26, причем опорной фазойдля фазового детектора 26 является Фаза с выхода синхронизируемого генератора 34, который подстраивается по сигналу от полосового усилителя 24 во время передачи пи лот-сигнала, Эти моменты времениопределяет синхронизатор 29, который осуществляет подстройку циклов по сигналу с выхода амплитудного детектора 25.мального значения осуществляет обработку сигнала за время пчТ, аналогично описанному выше, Код максимального экстремума записывается в блок 30 памяти через коммутатор 28. Работой коммутатора 28 управляет синхронизатор 29, который подключает входы и ячеек блока 61 памяти к выходу того блока выбора максимального значения, который осуществляет поиск максимального экстремума на интервале тТ, после записи данных в блок 30 памяти,50 В начале одного цикла приема по сигналам управления от синхронизатора 29 коммутатор 42 пропускает на вход интегратора 44 сигнал с выхода амплитудного детектора 25, а коммутатор 43 пропускает на вход интег ратора 50 сигнал с выхода коммутатора 27.Интегратор 44 осуществляет суммирование с временным шагом выбора слагаемыхи-п 1 Т/(Ь 2" "+,Р п 1/2 за время п 1 Т/2. Им - 1пульсы записи в ячейку 48 памяти с периодом х и импульсы обнуления ячеек 47, 48 памяти с интервалом вТ/2 поступают от синхронизатора 29. Запись в ячейку 47 па мяти осуществляется с задержкой, равной времени записи в ячейку 48 памяти. Результат суммирования с выхода ячейки 48 памяти поступает через коммутатор 49 в.блок 52 .выбора максимального значения, который 20 осуществляет поиск максимального экстремума на интервале щТ с шагом гпТ/2, Код, максимального экстремума записывается в блок 30 памяти через коммутатор 28. Код максимального экстремума с параллельно го выхода блока 30 памяти поступает науправляющие входы коммутаторов 39,40 блока 36.1 регулируемой задержки сигнала, который входит в состав блока 35 обработки сигнала. Информационные входы коммута торов 39, 40 соединены с выходами много- отводных линий задержек 37, 38 (число . отводов й 1 = 2 шаг задержки равен Лг 1), на вход которых поступают сигналы с выхода амплитудного и фазового детекторов 25, 26 соответственно. Таким образом, по окон- . . чании интервала, длительностью гпТ, на выходе коммутаторов 39, 40 появляются сигналы, соответствующие интервалу мак-симального экстремума длительностью 40 тТ/2. Блок 36.1 регулируемой задержки сигнала является первой ступенью обработки сигнала с неравномерным укрупнением.В начале следующего цикла приема по.сигналу от синхронизатора 29 выход амплитудного детектора 25 подключается через коммутатор 43 к входу интегратора 50, который совместно с блоком 53 выбора максиВ начале этого же цикла приема черезкоммутаторы 27, 42 на вход интегратора 44поступает сигнал с первого выхода блока36,1 регулируемой задержки сигнала. Интегратор 44 совместно с блоком выбора максимального значения 52 осуществляетпоиск максимального экстремума на двуха+1интервалах длительностью гпТ/2 и выдает код двух максимальных экстремумов впервую ячейку блока 61 памяти, запись вкоторой осуществляется по импульсам записи из синхронизатора 29. Код с выходапервой ячейки блока 61 памяти поступает науправляющие входы блоков 36,2, 36,3 регулируемой задержки сигнала, на входы которых поступают сигналы с выходов блока36.1 регулируемой задержки сигнала, задержанные в первом и втором блоках 41 1,41,2 линий задержки соответственно, Каждый блок линий задержки состоит из двуходинаковых линий задержки. Блоки 41.1,41,2 линий задержки и блоки 36.2, 36,3 регулируемой задержки сигнала являются второй ступенью обработки неравномерноукрупненного сигнала. Время задержки сигнала в )-м блоке задержки К-й ступени обработки неравномерно укрупненного сигналаопределяется выражением- 11 Ч А п 1 Т/2 +.Х п 1/2 О)п 1 Т/2 фь 1=1где А = 2 - ) для блоков 41.1-41.2" 1-2 линий задержки,А = 2 -) для блоков 41,2 - 1-41.2-2линий задержки.Блоки линий задержек необходимы дляобеспечения поочередной обработки неравномерно укрупненного сигнала одним интегратором и блоком выбора максимальногозначения, Блоки 36,2, 36.3 регулируемой задержки сигнала работают аналогично. описанному выше, Число отводов линийзадержек 82=2 шаг задержки Ь 72. Число отводов линий задержек и шаг задержкиК ступени обработки неравномерно укрупненного сигналаЩ 2 щ+1-Лхк= п 1 Т/21+ ; а/21,1Таким образом, по окончании обработки неравномерно укрупненного сигналавторой ступенью, на выходах блока 36.2 регулируемой задержки сигнала появляютсясигналы, соответствующие коду первогомаксимального экстремума с выхода первойячейки блока 61 памяти, на интервале длительностью п 1/Т 2", первый из которых поступает на вход интегратора 44 через аналоговым сигналом, восстановленным из коммутаторы 27 и 42, По окончании этого цифрового в блоке 59 восстановления кван- интервала на выходах блока 36.3 регулиру- тованныхзначений и сглаженном в фильтре емой задержки сигнала появляются сигна- нижних частот 33. В результате суммировал ы, соответствующие коду второго 5 ноя получается оценка принятого сигнала максимального экстремума с выхода первой А () Л ( 1 ), Линия задержки 58 компенсирует ячейки блока 61 памяти, на интервале дли- временной сдвиг между каналами аналогов+а/2+1тельностью аТ/2, первый из кото- цифрового преобразователя 31 и блока 59 рыхпоступаетнавходинтегратора 44 через восстановления квантованных значений и коммутаторы 27 и 42. Интегратор 44 и блок 10 фильтра нижних частот 33.52 выборамаксимальногозначения работа- Увеличение помехоустойчивости в ют аналогично описанному выше. Код четы- предлагаемой системе связи достигается за рех максимальных экстремумов счетувеличенияэнергиипередачи разрядов записывается в вторую ячейку блока 61 па- цифрового кода выборок, несущих большую мяти. Работа приемной стороны таким об информацию о сообщении, по сравнению с разом продолжается до конца записи разрядаминесущихменьшуюинформацию. информации в иячейку блока 61 памяти, Формула изобретения После этого по сигналу из синхронизатора 1. Система связи, содержащая на пере коммутатор 44 подключает вход блока 52 .дающей стороне синхронизатор, генератор выбора максимального значения к выходу 20 сигнала, выход которого соединен с опор- коммутатора 42 и происходит поиск а/г ным входом блока фазовых модуляторов, максимальных экстремумов сигнала с пер- выходы которого соединены с одними вховых выходов блоков 60,160,2" регулируе- дами блока перемножителей, аналого-цифмой задержки сигнала и запись кодов ровой и цифроаналоговый максимальных экстремумов в и ячейку блока 25 преобразователи, блокфазоимпульсныхмо-61 памяти. Эти коды максимальных экстрему- дуляторов и генератор кодовых последова-, мов,с выхода п ячейки блока 61 памяти посту- тельностей, а на приемной пают на управляющие входы блоков стороне - полосовойусилитель,входкотороии60,2 +160,2 регулируемой задержки сиг- го является входом приемной стороны, ампнала, на сигнальные входы которых приходят 30 литудный и фазовых детекторы, входы сигналы с выходов блоков 60.1 60,2" регули- которых соединены с выходом полосового руемой задержки сигнала. Таким образом, на усилителя, первый коммутатор, второй коме П"1 Пвыходах блоков 60.2 +1 60.2 регулируемой мутатор, управляющий вход которого соедизадержки сигнала поочередно с интервалом нен с одним выходом синхронизатора, Дг появляются сигналы с выхода Фазового 35 другой вход которого соединен с первым детектора 26, которые, проходя через комму- синхровходом первого блока памяти, цифтатор 54 и преобразователь 55 напряжение- роаналоговый преобразователь, сумматор и код записывается в блок 62 памятй по а/2 Фильтр нижнихчастот,отл ича ю щаяся импульсам записи от синхронизатора 29. Потем, что, с целью повышения помехоустойокончании записи сигнала в блок 62 памяти 40 чивости передачи сообщений в пороговой происходит последовательное считывание области, на передающей стороне введены информации из блоков 30, 61, 62 памяти и блок вычитания, блок дискретизации сообэаписьинформации вблок 57 записи-считы- щения, блок квантования, преобразователь вания и в блок бЗ записи-считывания, В блок код-напряжение, первый и второй блоки па записи-считывания информация записы-. 45 мяти, амплитудный модулятор, блокперевается из и ячейки блока 61 памяти по чет- множитель и сумматор, один вход которого ным импульсам синхронизатора 29, и из соединен с выходом амплитудного модуля- блока 62 памяти - по нечетным. Блоки 57, 63 тора, остальные входы соединены с выхода- записи-считывания состоят из двух каналов, ми блока фазоимпульсных модуляторов в один из которых происходит запись ин через блок перемножителей, а выход сумма- формации, а с другого происходит считыва- тора является выходом передающей стороние информации, принятой в предыдущем ны, входом которой является вход блока цикле, по т импульсам считывания за время вычитания, и информационный вход анало- гпТ, Переключением каналов управляет син- го-цифрового преобразователя, соответстхронизатор 29, При считывании информа вующие выходы которого соединены с ция с выхода блока 57 записи-считывания информационными входами второго блока преобразуется в аналоговую форму в циф- памяти и информационными входами цифро-аналоговом преобразователе 31, задер-роаналогового преобразователя, выход коживается в линии 58 задержки и поступает торого соединен через последовательно на вход сумматора 32, где суммируется с соединенныеблоквычитанияиблокдискреоб ения с входом блока кванто- информационнымвходамтретьегоичетвертизации соо щения с входом лок вв а соответств ющие выы которого соединен с информа- того коммутаторов, У вания, выходни ато э по ключены кым входом второго блока памяти, ходы синхрониза р д ционным вхв четве того комм атовыходы кот орого соединены с одними вхо- управляющему входу ч т рнный вхо кото огоб фазоимпульсных модуляторов, к 5 ра, второй информацион д р дами лока фазоиинен с вто ым информационным входругим входам которого подключены выхо- соединен с вторым инф ды генератора кодовых последовательно- дом третьего коммутатора и выходом первостей, выход блока квантования через го коммутатора, к управляющему входу преобразователь код-напряжение соеди- третьего коммутатора, к управляющему и нен с информационным входом первого 10 первому тактовому входам второго интеграблока памяти, выходы которого соединены тора, к управляющему и первому тактовомуа ми входами блока фазовых мо- входам первого интегратора, к первомутакдуляторов, а первый синхровход первого товому входу пеового блока вы ормального значения и второму тактовому ходами второго блока памяти, опорным вхо входу первого интегратора, к синхровходу икодовых второму тактовому входу первого блока выпоследовательностеи. первы втей. первым входом амп- бора максимального значения, выход котолитудного модулятора, второй вход которо- рого соединен с первым информационным го соединен с выхс выходом генератора сигналов входом второго коммутатора, к первомутэки одним выходо м синхронизатора, соответ товому входу второго блока вы ор ствующие выходы которого подключены к мального значения и втор у тактовым вх одам аналого-циФрового и циф- входу второго интегратора, к синхровходу ивх вто ого блока выроаналогового преобразователей, блока ди- второму тактовым входу вт роб ений и блока бора максимального значения, выход кото- квантования, к вторым синхровходам пер рого соединен с вторым информационным ваго и второго блоков памяти, выходы кото- входом второго коммутатора, выход котороинены с информационными го соединен с информационными входами входами генератора кодовых последова- первого блока памяти, к ер у ри вом синх онительностей, а на приемной стороне введены зационному дувхо п ячеек блока памяти и синхронизируемый генератор, блок обра второму синхровходу первого блока памяти, ботки информации, последовательно соеди- причем разрядные выходы и ячеек блока ненные третии коммуттий коммутатор, первый памяти соединены с управляющими входа- интегратор, первый лервый блок выбора макси- ми блока обработки сигнала, одни выходыначения последовательно соеди- которого подключены к одним входам пермального значенигие вхо ы кото ого ненные четвертый коммутатор, второй 35 вого коммутатора, другие вх д рт и вто ой блок выбора макси- подключены к сигнальным входам блока реигнала сигнальныемального значения, блок регулируемой за- гулируемой задержки сигнал , держки сигнала, и+1 ячеек блока памяти, входы которого подключены к вторым выхопоследовательно включенные пятый комму- дам блока обработки сигнала, а управляютатор, преобразователь напряжение-код, 40 щие входы блока регулируемой задержки второй блок памяти, шестой коммутатор, сигналасоединенысразряднымивыходами первый блок записи-считывания, и блок вос- блока памяти соответственно, п, ячеек пастановленияквантованныхзначений, выход мяти, к второму синхровходу и ячеек блока которого через фильтр нижних частот соеди- памяти, и к управляющему входу шестогонен с первым входом. первого сумматора, 45 коммутатора, информационные входы котовыход которого является выходом прием- рого соединены с выходами и ячеек блоканой стороны, а второй входсумматора соеди- памяти, к управляющему входу пятого коммунен через введенную линию задержки и татара, информационные входы которогосоцифроаналоговый преобразователь с выхо- единены с выходами блока регулируемой дом второго введенного блока записи-считы задержки сигнала, к управляющему входу вания, соответствующие информационные первого коммутатора, к первому входу синхвходы которого соединены с выходом перво- ронизируемого генератора, второй входкотого блока памяти и и ячеек блока памяти, а рого соединен с выходом полосового управляющии и ии первый тактовый входы сое- усилителя и входом амплитудного детектора,динены с управляющим и первым тактовым 55 а выход синхронизируемого генератора сое входами первого блока записи-считывания динен с вторым входом фазового детектора, соответственно и выходами синхронизато- выходкоторогоподключенквторомусигнальа, вход которого подключен к выходу амп- ному входу блока обработки сигналов. литудного детектора, первому сигнальному 2, Система по и. 1, отл ич а ю щ а я с явходу блока обработки сигнала и первым тем, что генератор кодовых последовательностей на передающей стороне содержит фазоимпульсный модулятор и (2" -1) ячеек блока регулируемой задержки импульса, информационные входы которых, информационный вход фазоимпульсного модулятора и 5 опорный вход фазоимпульсного модулятора являются информационными и опорным входами генератора кодовых последовательностей 2 выходами которого являются выходы (2" 2" -1) ячеек блока регулируе мой задержки импульса, причем выход фазоимпульсного модулятора подключен к опорному входу первого блока регулируемой задержки импульса, а каждый из двух выходов каждого блока регулируемой за держки импульса из числа первого 2"-1 ячеек блока регулируемой задержки импульса соединен с опорным входом другого блока регулируемой задержки импульса.3. Система по и, 2, о т л и ч а.ю щ а я с я 20 тем, что блок регулируемой задержки импульса генератора кодовых последовательностей содержит линию задержки, первый и второй фазоимпульсные модуляторы, информационные входы и выходы которых яв ляются информационными входами и выходами блока регулируемой задержки импульса соответственно, а опорный вход первого фазоимпульсного модулятора, соединенный с опорным входом второго фазо импульсного модулятора через линию задержки, является опорным входом блока регулируемой задержки импульса.4. Системаи.1,отличающаясятем, что блок обработки сигнала на приемной сто роне содержит 2"-2 ячеек блока линий задер" жек, первые 2"-1 ячейки блока регулируемой задержки сигнала, управляющие входы которых являются управляющими входами блока обработки сигнала, а первые выходы являют ся одними выходами блока обработки сигнала, другими выходами кото 1 оого являются первый и второй выходы 2" -1+2"-2 ячеек блока линий зэдержек, входы которых соединены с выходами 2" 1-:2"-1 ячеек блока регу лируемой задержки сигнала соответственно, причем первый и второй сигнальные входы первой ячейки блока регулируемой задержки сигнала являются соответственно пер 50 вым и вторым сигнальными входами блока обработки сигнала, а первый и второй выходы каждого блока регулируемой задержки сигнала из числа 2" ячеек блока регулируемой задержки сигнала соединены с первым и вторым входами двух ячеек блока линий задержек, а первый и второй выходы каждой ячейки блока линий задержек, изи числа 2 ячейки блока линий задержек, подключены к первому и второму сигнальным входам блока регулируемой задержки сигнала соответственно5. Система по и. 4, о т л и ч а ю щ а я с я тем, что каждый блок регулируемой задержки сигнала блока обработки сигнала содержит первую и вторую линии задержек, входы которых являются первым и вторым сигнальными входами блока регулируемой задержки сигнала соответственно, первый и второй коммутаторы, информационные входы которых соедйнены с выходами первой и второй линий задержек соответственно, а обьединенные управляющие входы и выходы первого и второго коммутаторов являются управляющим входом, первым и вторым выходами блока регулируемой задержки сигнала соответственно. 6. Система по и. 1, о т л и ч а ю щ а я с я тем, что каждый интегратор на приемной стороне содержит сумматор, первую и вторую ячейки памяти, линию задержки и коммутатор, управляющий вход и выход которого являются управляющим входом и выходом интегратора соответственно, сигнальным входом которого являются соединенные первые входы сумматора и коммутатора,.а соединенный вход линии задержки, выход которой соединен с первым тактовым входом первой ячейки памяти, первый тактовый вход второй ячейки памяти, соединенные вторые тактовые входы первой и второй ячеек памяти являются первым и вторым тактовыми входами интегратора соответственно, причем выход сумматора соединен с вторым входом коммутатора через вторую ячейку памяти, выход которой соединен с вторым входом сумматора через первую ячейку памяти.