Реверсивный регистр сдвига

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК 5 6 11 С 19/00 Я АВТОРСКОМУ ТЕЛЬСТВУ 1твенное объединениришин, Л. П, ЕремеА, Мадатов с. 64-66 льство С 24, кл. 6 С 19 ЕГИСТР С ится к ци а точнееисполь й автомат ДВИГАровой вь к регис овань ки на поится к цифровой выточнее к регистрам, вано в устройствах на потенциальных в интегральном исализоОСУДАРСТВЕННЫИ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИПРИ ГКНТ СССР ПИСАНИЕ ИЗОБР(57) Изобретение атночислительной техникерам, и может бытустройствах дискретно Изобретение относчислительной технике, аи может быть использодискретной автоматикилогических элементахполнении. При проектировании заказных и полузаказных БИС и СБИС возникает проблема устранения состязаний сигналов, возникающих в цепях синхронизации под влиянием конструктивно-технологических и топологических факторов. Эту проблему можно решить созданием функционально-надежных устройств, входящих в состав БИС и СБИС, в частности сдвиговых регистров, работоспособность которых не зависела бы ни от длины межсоединений, ни от технологических особенностей кристалла. 1721632 А тенциальных логических элементах в интегральном исполнении. Целью изобретения является повышение надежности регистра сдвига. Поставленная цель достигается тем, что каждая ячейка памяти регистра сдвига содержит седьмой 1, восьмой 10, девятый 5 и десятый 7 элементы И-Н Е с соответствующими связями. Триггеры, образованные перечисленными элементами И-НЕ, запрещают перезапись информации в ячейки регистра до тех пор, пока синхросигнал не поступит на входы всех ячеек, В результате работоспособность регистра не зависит от конструктивно-технологических особенностей кристалла, топологии цепей синхронизации, а также способа буферизации синхросигнала, 5 ил,Известен сдвиговый регистр, ре ванный на основе триггера Вебба, свободный от С-состязаний,Недостатком этого регистра является неоднородность ячеек памяти и большое число межсоединений, что затрудняет процесс проектирования, многоразрядных сдвиговых регистров. Кроме того, данный регистр не является реверсивным, Использование принципа подавления С-состязаний, примененного в этом регистре при построении реверсивного сдвигового регистра, ведет к еще большему увеличению числа межразрядных связей.Недостатком этого регистра является также зависимость его функциональной надежности от конкретной трассировки цепей синхронизации, Из-за разных задержек синхросигнала сдвига в линиях связи, сое1721632 Составитель Л.ЕременкоТехред М.Моргентал Корректор И.Мус едакт Тираж ПодписноеИ Государственного комитета по изобретениям и открытиям при ГКНТ СС 113035, Москва, Ж, Раушская наб., 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 1 Заказ 9 ВНИдиняющих выход источника синхросигнала с синхровходами ячеек памяти регистра, возникает его расфазировка, в результате которой фронты синхросигнала на входы ячеек памяти приходят неодновременно, что может явиться причиной сбоя в работе регистра.Известен также реверсивный регистр сдвига с дублированием вентилей формирования межразрядной информации. Его схема оптимальна по количеству примененного в ней оборудования и количеству межразрядных связей,Однако данный регистр надежно функционирует только при расфазировке положительных фронтов синхросигнала, В случае расфазировки отрицательных фронтов возможны сбои в работе регистра.Наиболее близким по технической сущности к предлагаемому является регистр сдвига, построенный на однотипных ячейках памяти и имеющий относительно небольшое количество межразрядных связей,Однако известный регистр осуществляет сдвиг, информации только в одном направлении. Известный регистр надежен, но он не может быть использован в качестве реверсивного регистра, поскольку попытки преобразования его известными методами в реверсивный ухудшают его надежность.Цель изобретения - повышение надежности регистра.В регистр сдвига, содержащий ячейки памяти, каждая из которых состоит из шести элементов И-НЕ, причем первый вход первого элемента И-НЕ соединен с выходом второго элемента И-НЕ, первый вход которого соединен с выходом первого элемента И-НЕ и первым входом третьего элемента И-НЕ, второй вход которого соединен с вторым входом второго элемента И-НЕ и выходом четвертого элемента И-НЕ, первый вход которого соединен с выходом третьего элемента И-НЕ, а второй вход соединен с третьим входом второго элемента И-НЕ и подключен к тактовой шине регистра, второй вход первого элемента И-НЕ каждой ячейки памяти, кроме первой, соединен с выходом пятого элемента И-НЕ предыдущей ячейки, а второй вход первого элемента И-НЕ первой ячейки памяти является первым информационным входом регистра, выход пятого элемента И-НЕ последней ячейки памяти является первым информационным выходом регистра, дополнительно введены седьмой, восьмой, девятый и десятый элементы И-НЕ, причем первый вход седьмого элемента И-НЕ соединен с первым входом первого элемента И-НЕ, первым входом восьмого элемента И-НЕ и 5 10 15 20 25 30 35 40 50 55 первым входом девятого элемента И-НЕ, второй вход которого соединен с выходом десятого элемента И-НЕ и первым входом шестого элемента И-Н Е, выход и второй вход которого соединены соответственно с первым входом и выходом пятого элемента И-НЕ, второй вход которого соединен с выходом девятогоэлемента И-НЕ и первым входом десятого элемента И-НЕ, второй вход которого соединен с выходом четвертого элемента И-Н Е и вторым входом восьмого элемента И-НЕ, выход седьмого элемента И-Н Е соединен с четвертым входом второго элемента И-НЕ и третьим входом третьего элемента И-НЕ, а второй вход седьмого элемента И-НЕ подключен к шине сдвига влево регистра, третий вход первого элемента И-НЕ подключен к шине сдвига вправо регистра, выход пятого элемента И-НЕ каждой ячейки памяти регистра, кроме первой, соединен с третьим входом седьмого элемента И-НЕ предыдущей ячейки памяти, а выход пятого элемента И-НЕ первой ячейки является вторым информационным выходом регистра, третий вход седьмого элемента И-НЕ последней ячейки памяти является вторым информационным входом регистра, выход восьмого элемента И-НЕ каждой ячейки памяти, кроме первой и последней, соединен с третьими входами девятого и десятого элементов И-НЕ предыдущей ячейки памяти и четвертыми входами девятого и десятого элементов ИНЕ последующей ячейки памяти, выходы восьмых элементов И-НЕ первой и последней ячеек памяти являются соответственно первым и вторым выходами подтверждения тактового сигнала регистра и соединены с четвертыми входами девятого и десятого элементов И-НЕ и с третьими входами девятого и десятого элементов И-НЕ второй и предпоследней ячеек памяти регистра соответственно, третьи входы девятого и десятого элементов И-НЕ последней ячейки памяти обьединены и являются первым входом подтверждения тактового сигнала регистра, четвертые входы девятого и десятого элементов И-НЕ первой ячейки памяти обьединены и являются вторым входом подтверждения тактового сигнала регистра.Благодаря введению в каждую ячейку памяти регистра четырех дополнительных элементов И-НЕ со связями запись новой информации в каждую ячейку памяти при сдвиге обеспечивается только после запоминания соответствующей информации на вспомогательныхтриггерах соседних ячеек памяти. Наличие до пол нител ьн ых первого и второго входов подтверждения тактового сигнала, а также первого и второго выходов25 30 вправо; 17 - информационный выход реги 40 45 50 55 подтверждения тактового сигнала дает возможность строить реверсивные регистры сдвига практически любой разрядности, которые надежно функционируют при расфазировке сигнала синхронизации,На фиг. 1 представлена схема реверсивного регистра сдвига, состоящая из одинаковых ячеек памяти (левая ячейка памяти - первая); на фиг. 2 - 4 временные диаграммы работы 3-разрядного сдвигового регистра при различных вариантах расфазировки тактового сигнала сдвига.Каждая ячейка памяти содержит основной триггер, образованный вентилями 9 и 10, дополнительный триггер (вентили 5 и 6), вентиль 8 подтверждения тактового сигнала сдвига, первый вспомогательный триггер (вентили 4 и 3) и второй вспомогательный триггер, образуемый либо вентилями 1 и 2 при сдвиге вправо (12="1", 11="0"), либо вентилями 7 и 2 при сдвиге влево (12="0", 11="1").Регистр сдвига имеет следующие выводы: 11 и 12 - взаимоисключающие входы управления реверсом регистра (при 11="0", 12="1" осуществляется сдвиг вправо в сторону ячеек памяти с большими номерами; при 11="1", 12="0" осуществляется сдвиг влево в сторону ячеек памяти с меньшими номерами); 13(с) - вход тактового сигнала;14(Д 1) - информационный вход регистра при сдвиге вправо; 15 - информационный вход регистра при сдвиге влево; 16-информационный выход регистра при сдвиге стра при сдвиге влево; 18 и 19 - входы подтверждения тактового сигнала сдвига (эти входы используются при организации цепей сдвига регистров произвольной разрядности; для регистра конкретной разрядности на эти входы необходимо подать уровень логической "1"); 20 и 21 - выходы подтверждения тактового сигнала сдвига (эти выходы используются при организации цепей сдвига регистров произвольной разрядности; для регистра конкретной разрядности эти выходы не используются). Регистр сдвига работает следующим образом,При С="О" на входе 13 осуществляется хранение информации в дополнительных триггерах 5 и 6 ячеек памяти регистра.После положительного фронта тактового сигнала сдвига (С="1") осуществляется установка вспомогательных триггеров каждой ячейки памяти, а на выходе вентиля 8 подтверждения тактового сигнала сдвига формируется сигнал такой же полярности. Этот сигнал стробирует основные триггеры 5 10 15 20 9 и 10 соседних ячеек памяти. Следовательно, основной триггер любой ячейки памяти может быть установлен только после установки вспомогательных триггеров соседних ячеек. При С="1", когда вспомогательные триггеры установлены, состояние выходов вентилей 2 и 4, определяющих установку основного триггера, изменено быть не можетдаже при изменении уровня на задействованном информационном входе ячейки.Таким образом, основной триггер любой ячейки памяти установлен в соответствии с данными, поступавшими на информационный вход этой ячейки до положительного фронта тактового сигнала С, Дополнительные триггеры установлены согласно состояниям выходов соответствующих основных триггеров, После отрицательного фронта тактового сигнала (С="0") информация в основных триггерах теряется, а дополнительные триггеры хранят записанную информацию до поступления следующего тактового импульса.Установка основного триггера каждой ячейки памяти возможна только после установки вспомогательных триггеров соседних ячеек памяти, что гарантирует правильную работу регистра как при сдвиге вправо, так и при сдвиге влево, независимо от расфазировки (разбежки) положительных фронтов тактового сигнала, поступающих по цепям сдвига на входы ячеек памяти.Временные диаграммы (фиг. 2 - 4) приведены для 3-разрядного регистра, содержащего три ячейки памяти.Для всех временных диаграмм сигнал условно обозначен к-а, где к - номер вентиля ячейки памяти, а а - номер ячейки памяти в скобках указано наименование некоторых выводов регистра), например, обозначение 9-3(16) представляетсобой выход девятого вентиля третьей ячейки памяти и является выходом 16-го регистра.Условно задержки всех вентилей приняты одинаковыми, причем задержка переключения вентиля из состояния логического "0" в состояние логической "1" принята равнОй задержке переключения вентиля из "1" в "0"; С - сигнал, подаваемый на вход тактового сигнала сдвига регистра; С, С, С- сигналы, сформированные из сигнала С на цепях 13 сдвига и фактически поступающие на входы тактового сигнала первой, второй и третьей ячеек памяти соответственно.Для всех временных диаграмм полагают, что на входах 18 и 19 находятся уровни логических "1".Сдвиг вправо (фиг, 2) осуществляется при 12="1", 11="0", При этом на выходе вентиля 7 всех ячеек памяти имеется уровеньлогической "1", т, е. вентили 7-1, 7-2 и 7-3 отключены и не влияют на работу регистра.Пусть состояние регистра до .сдвига вправо 100, т. е. выходы ячеек памяти установлены следующим образом: 5-1="1";5 - 2="0"; 5-3="0",Полагают, что на вход 14 подан уровень логического "0",Рассмотрим при сдвиге вправо наибо лее неблагоприятный случай расфазировки положительных фронтов тактового сигнала, когда он приходит вначале на первую ячейку памяти, затем на вторую и, наконец, на третью. 15При С="О оба вспомогательных триггера каждой ячейки предустановлены, т, е, выходы вентилей 1 и 3 находятся в противоположных состояниях и зависят от данных, поступающих на информационный вход. 20 При этом на выходах вентилей 2 и 4 каждой ячейки памяти находится уровень логической "1", который обеспечивает на выходе вентиля 8 уровень логического "0". Этотуровень обеспечивает уровень логической "1" 25 на выходах вентилей 9 и 10 соседних ячеек памяти. Таким образом, информация в основных триггерах всех ячеек памяти утеряна, однако дополнительный триггер (вентили 5 и 6) каждой ячейки находится в 30 состоянии хранения.Подаваемый на вход регистра тактовый сигнал положительной полярности (С="1") преобразуется цепями сдвига в сигналы С, С - 2 и С - 3 той же полярности. 35Пусть сигнал С="1" поступает вначале на вход первой ячейки памяти. Вспомогательные триггеры этой ячейки при С="1" установлены так, что выход вентиля 2-1 принимает значение логического "0" (2 - 1="0"), 40 а выход вентиля 4-1 принимает значение логической "1" (4 - 1="1"). На выходе вентиля 8-1 подтверждения тактового сигнала сдвига сформируется логическая "1" (8 - 1="1").Однако состояние основного триггера пер вой ячейки не изменяется из-за того, что еще не сформирована логическая "1" на выходе вентиля 8 - 2, так как вспомогательные триггеры второй ячейки еще не установлены из-за С="0". 50При С - 2="1" выходы этих триггеров устанавливаются в соответствии с Д 1-2="1":2 - 2="1", 4 - 2="0", Затем формируется логическая "1" на выходе вентиля 8-2, которая совместно с 19="1" разрешает уста новку основного триггера первой ячейки памяти; 9-1="1", 10-1="0". Выходами основного триггера устанавливается дополнительный триггер первой ячейки; 5 - 1="0", Логическая "1" на выходе вентиля 8-2 и условие 18="1" дают разрешение на установку основного триггера третьей ячейки. Однако установка вспомогательных триггеров этой ячейки еще не произошла (С="0":2-3="1", 4-3="1"), поэтому основной триггер третьей ячейки будет установлен в произвольное состояние (на временной диаграмме: 9 - 3="0", 10-3="1"). Этими выходами установится вспомогательный триггер третьей ячейки (5 - 3="1").С появлением сигнала С="1" устанавливаются вспомогательные триггеры третьей ячейки в соответствии с поступающими на информационный вход данными с выхода второй ячейки (выход второй ячейки еще не изменился, хотя на ее входе тактового сигнала логическая "1": С - 2="1"), т. е. при условии С-З="1" с учетом Д 1 - 3="0" получают 2 - 3="0", 4 - 3="1" и, как следствие 18 - 3="1". При наличии логической "1" на выходах вентилей 8-1 и 8-3 осуществляется установка основного триггера второй ячейки 9 - 2="0", 10 - 2="1"). Затем устанавливается дополнительный триггер этой ячейки (5 - 2="1"), Установка основного триггера третьей ячейки (9-3="1", 10-3="0") осуществляется благодаря установке ее вспомогательных триггеров и совпадает по времени с формированием 18-3="1". Дополнительный триггер третьей ячейки устанавливается в "0"; (5-3="0"). Таким образом, после прохождения положительного фронта. тактового сигнала С выходы ячеек памяти устанавливаются следующим образом: 5-1="0", 5-2="1", 5-3="0".Состояние регистра после прохождения положительного фронта тактового сигнала 010, что свидетельствует о правильности сдвинутого на один разряд вправо кода 100 с учетом Д 1="0".Окончание тактового сигнала С (С="0") преобразуется цепями сдвига в сигналы С - 1, С, С-З, той же полярности.Пусть С="0" поступает вначале на вход первой ячейки. Вспомогательные триггеры этой ячейки предустанавливаются 1-1="1", 2-1="1", 4 - 1="1", 3 - 1="0"), выход вентиля 8 - 1 принимает значение логического "0", благодаря чему основной триггер второй ячейки теряет информацию (9-2="1", 10-2="1"). Дополнительный триггер второй ячейки оказывается в состоянии хранения.Сигнал С - 2="0", поступающий на вход второй ячейки, предустанавливает ее вспомогательные триггеры (1-2="1", 2-2="1", 4 - 2="1", 3 - 2="0"). Выход вентиля 8 - .2 принимает значение логического "0", что приводит к потере информации основными триггерами первой (9 - 1="1", 10 - 1="1") и третьей (9-3="1", 10-3="1") ячеек, Дополнительные триггеры этих ячеек оказываются в состоянии хранения,Наконец, сигнал С="0", поступающий на вход третьей ячейки, предустанавливает ее вспомогательные триггеры (1-3="0", 2 - 3="1", 4-3="1", 3 - 3="1"). Выход вентиля 8 - 3 принимает значение логического "0".Таким образом, после окончания тактового сигнала сдвига С положительной полярности регистр хранит код 010.Сдвиг влево фиг, 3) осуществляется при 12="0", 11="1". При этом на выходе вентиля 11 каждой ячейки памяти присутствует уровень логической "1" и вентили 1 - 1, 1 - 2, 1-3 не влияют на работу регистра.Состояние регистра до сдвига влево принято 110, т, е. выходы ячеек памяти установлены следующим образом: 5-1="1", 5-2="1", 5 - 3="0". Полагают 15="1",На временной диаграмме (фиг, 3) представлен наиболее неблагоприятный случай расфазировки положительных фронтов тактового сигнала для регистра с динамическим входом при сдвиге влево. Тактовый сигнал С приходит вначале на.третью ячейку, затем на вторую и, наконец, на первую.Сигналы положительной полярности С - 3, С, С - 1, устанавливая последовательно вспомогательные триггеры ячеек памяти, формируют на выходах вентилей 8 подтверждения тактового сигнала также положительные сигналы. По мере появления 8-3="1", 8-2="1" и 8-1="1" последовательно устанавливаются основные и дополнительные триггеры вначале третьей ячейки. затем первой ячейки и, наконец, второй ячейки, Основной триггер первой ячейки устанавливается в произвольное состояние (на временной диаграмме; 9-1="1", 10 - 1="0") и находится в этом состоянии до установки вспомогательных триггеров этой ячейки,Состояние регистра после сдвига влево на один разряд 101.Сдвиг содержимого регистра на один разряд вправо и следующий за ним сдвиг на один разряд влево представлен на временной диаграмме (фиг. 4). Содержимое регистра до сдвига (фиг. 4) 011.Содержимое регистра после сдвига на один разряд вправо при условии 14="0" 001.Содержимое регистра после сдвига на один разряд влево при условии 15="0" 010.Для приведенного(фиг, 4) случая расфазировки положительных фронтов тактового сигнала при сдвиге вправо вначале устанавливаются первая и третья ячейки, а затем вторая, При сдвиге влево при тех же характеристиках цепей сдвига вначале устанав 50 55 Формула изобретения Реверсивный регистр сдвига, содержащий ячейки памяти, каждая из которых содержит шесть элементов И-НЕ, первый вход первого элемента И-НЕ соединен с выходом второго элемента И-НЕ, первый вход которого соединен с выходом первого элемента И-НЕ и первым входом третьего элемента И-НЕ, второй вход которого соединен с вторым входом второго элемента И-НЕ и выходом четвертого элемента И-НЕ, первый вход которого соединен с выходом третьего элемента И-Н Е, а второй вход соединен с третьим входом второго элемента И-НЕ и подключен к тактовой шине регистра, втоливается первая ячейка, а затем вторая итретья.Как видно из временных диаграмм (фиг.2-4) в зависимости от условий расфазиров 5 ки положительных фронтов тактового сигнала С в отдельных ячейках памяти возможнанепродолжительная установка основных идополнительных триггеров в произвольноесостояние. Время нахождения основного10 триггера данной ячейки в неопределенномсостоянии отсчитывается от момента разрешения установки этого триггера (наличие,логической "1" на выходах вентилей 8 соседних ячеек) до момента установки вспомога 15 тельных триггеров данной ячейки, Навременных диаграммах в случаях неопределенной установки основного триггера последний преднамеренно устанавливался всостояние противоположное тому, которое20 он должен принимать после выполнениявсех условий его установки.Основным достоинством предлагаемого сдвигового регистра является его функциональная надежность, что позволяет5 снизить требования к цепям тактового сигнала сдвига при проектировании заказныхи полузаказных БИС и СБИС.Предлагаемая схема допускает различное количество каскадов усилителей такто 30 вого сигнала для разных ячеек памяти.Кроме того, допустимы различные длинысвязей от усилителей тактового сигнала дотактовых входов ячеек памяти. Предлагаемая схема надежно функционирует даже35 при разбросе порогов срабатывания вентилей, входы которых являются тактовымивходами ячеек памяти,Предлагаемый регистр может быть реализован на вентильных матрицах, основу40 которых составляет многовходовой (до восьми входов) вентиль И-НЕ.Отечественными аналогами этих матриц являются базовые матричные кристаллы 1548 ХМ 1, 1548 ХМЗ.4512 1721632 50 рой вход первого элемента И-НЕ каждой ячейки памяти, кроме первой, соединен с выходом пятого элемента И-НЕ предыдущей ячейки, а второй вход первого элемента И-НЕ первой ячейки памяти является первым информационным входом регистра, выход пятого элемента И-НЕ последней ячейки памяти является первым информационным выходом регистра, о т л и ч а ющ и й с я тем, что, с целью повышения надежности регистра, каждая ячейка памяти содержит элементы И-НЕ с седьмого по десятый, первый вход седьмого элемента И-НЕ соединен с первым входом первого элемента И-НЕ, первым входом восьмого элемента И-НЕ и первым входом девятого элемента И-НЕ, второй вход которого соединен с выходом десятого элемента И-НЕ и первым входом шестого элемента И-НЕ, выход и второй вход которого соединены соответственно с первым входом и выходом пятого элемента И-НЕ, второй вход которого соединен с выходом девятого элемента И-НЕ и первым входом десятого элемента И-НЕ, второй вход которого соединен с выходом четвертого элемента И-НЕ и вторым входом восьмого элемента И-НЕ, выход седьмого элемента И-Н Е соединен с четвертым входом второго элемента И-НЕ и третьим входом третьего элемента И-НЕ, а второй вход седьмого элемента И-НЕ подключен к шине сдвига влево регистра, третий вход первого элемента И-НЕ подключен к шине сдвига вправо регистра, выход пятого элемента И-НЕ каждой ячейки памяти регистра, кроме первой, соединен с третьим входом седьмого элемента И-НЕ предыду щей ячейки памяти, а выход пятого элемента И-НЕ первой ячейки является вторым информационным выходом регистра, третий вход седьмого элемента И-НЕ последней ячейки памяти является вторым 10 информационным входом регистра, выходвосьмого элемента И-НЕ каждой ячейки памяти, кроме первой и последней, соединен с третьими входами девятого и десятого элементов И-НЕ предыдущей ячейки памя ти и четвертыми входами девятого и десятого элементов И-НЕ последующей ячейки памяти, выходы восьмых элементов И-НЕ первой и последней ячеек памяти являются соответственно первым и вторым выходами 20 подтверждения тактового сигнала регистраи соединены с четвертыми входами девятого и десятого элементов И-НЕ и с третьими входами девятого и десятого элементов ИНЕ второй и предпоследней ячеек памяти 25 регистра соответственно, четвертые входыдевятого и десятого элементов И-НЕ последней ячейки памяти объединены и являются первым входом подтверждения тактового сигнала регистра, четвертые вхо дыдевятогоидесятогоэлементов И-НЕ первой ячейки памяти объединены и являются вторым входом подтверждения тактового сигнала регистра.