Устройство для обмена информацией

:й о 11 Ет олко льство СССР 13/34, 1985. ство СССР 13/14, 1985. БМЕНА ИНФОРМА ЦИЕЙ(57) Изобрелительной т к выч сти к ие относит ас хнике, вкропроцесет быть и ого управ ьзовано в средствам м ления, и мо автоматизир ления обраб ах управии и изме- енением анных сист тки ин стемах рм ительных с 00 ГОСУДАРСТВЕННЫЙ НОМИТЕТпО изОБРетениям и ОТКРытиямПРИ ГКНТ СССР ИСАНИЕ ИЗОБ ВТОРИЧНОМУ СВИДЕТЕЛЬС(54) УСТРОЙСТВО ДЛЯ О Изобретение относится к вычислительной технике, в частности к средствам микропроцессорного управления и может быть использовано в автоматизированных системах управления обработки информации и измерительных системах с применением микропроцессо" ров и/или ЭВМ.Цель изобретения - повышение пропускной способности устройства за счет увеличения скорости выполнения системных операций.На фиг.1 представлена блок"схема устройства, на фиг.2 - временные диаграммы работы устройства,на фиг.3 функциональные схемы блоков гальва- нической развязки, блока регистров ввода-вывода, регистра данных и 80148178 микропроцессоров и/или ЭВМ, Целью изобретения является повышение пропускной способности устройства засчет увеличения скорости выполнения системных операций, Устройство содержит блок приемопередатчиков, регистр адресов, регистр данных, дешифратор адреса, адресный регистр, дешифратор команд, селектор операций, три блока гальванической развязки,блок усилителей, блок регистров ввода и блок прерываний, Обмен информацией осуществляется под управлением процессора, каждый цикл обращения которого состоит из двух этапов: адресного и информационного. Ввод и вывод информации осуществляются за один цикл обращения процессора.7 ил,структура подключения внешних устройств, на фиг4 - функциональная схема блока прерываний; на фиг.5 - функциональные схемы дешнфраторов адреса и команд и селектора операций на фиг. 6 и 7 - блок-схемы алгоритмов работы устройства.Устройство (фиг,1) содержит блок 1 приемопередатчиков, регистр 2 адресов, регистр 3 данных, дешифратор 4 адреса, адресный регистр 5, дешифратор 6 команд, селектор 7 операций, первый, третий и второй блоки 8, 9 и 10 гальванической развязки, группа (блок) 11 регистров внешних устройств, блок 12 усилителей, блок 13 регистров ввода, блок 14 прерываний, шину 15 адресно-информационного вхооставитель В. Вертлибехред М. Ходанич Коррек Редакт атрушева оизводственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина Заказ 2692/51 Тираж 669 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ ССС 113035, Москва, Ж, Раушская наб., д. 4/5з 148178да-выхода устройства, шину"16. 1 управляющего входа устройства и шину16.2 синхронизирующих выходов устройства,На шину 15 с внешнего процессора5(не показан) подаются сигналы адреса и данных, поступающие на входы-вы"ходы блока 1, с выходов которого этисигналы передаются на регистры 2 и 3, 1 Одешифратор 4, на блок 14 и на блок11 регистров внешних устройств, Навходы информации блока .1 подаютсясигналы с блока 13 и на вход управления сигнал "Счит.1" с выхода селектора 7, Сигналы с выхода регистра 2 поступают на дешифратор 6, выход которого соединен с входом стробирования селектора 7. Сигналы записи, вырабатываемые селектором 7, подаются на входы записи регистра 3,блока 14 прерываний, через коммутатор 8 и непосредственно на блок 11,а сигналы считывания на входы "Выборкристалла" блока 13. Выход девифратора 4 соединен с адресным регистром5, выход которого соединен с адресным входом селектора 7, Выход дешифратора 4 соединен с входом информации регистра 2, вход синхронизации 30которого соединен с входом синхронизации адресного регистра 5 и с выходным сигналом "Вх.синхр" блока 12.Регистр 2 адресов предназначендля запоминания адресов регистровустройства; дешифратор адреса форми 35рует позиционный адрес и сигнал налинии УВ при адресах на шине 15, находящихся в диапазоне 16016-17652.Адресный регистр 5 хранит адресвнешнего устройства.Блоки 8,9 и 10 гальванической развязки содержат (фиг.З) оптроны 17,токоограничительные резисторы 18 иэлементы НЕ 19. Блок 3 регистров дан 45ных состоит из регистров 20, формирователя 21 импульсов и элементы И-НЕ22, Блок 13 регистров ввода содержитусилительные (буферные) элементы 23и регистры 24,Блок 11 внешних устройств (фиг.З)содержит регистры 25, устройства 26индикации, устройство 27 ввода информации клавишного типа, испытательноеи измерительное оборудование 28.55Блок 14 прерываний содержит (Фиг,4,регистр 29, триггеры ЗО, 31, элементИ 32, элемент И-НЕ 33, элемент НЕ 34,элемент ИЛИ 35, токоограничительныйрезистор Зб.Селектор 7 операций содержит(фиг.5) элементы НЕ 41, элементыИ-НЕ 42, элементы ИЛИ-НЕ 43 и элемент 44 дешифрации.Устройство работает следующим образом,Обмен информацией осуществляетсяпо сигналам шин 15, 16,1 параллель"ным двоичным цифровым кодом под управлением внешнего процессора, подключенного к данному устройству.Каждый цикл обращения процессора состоит иэ 2 этапов: адресного и инфор-мационного (в рассматриваемом примере с совмещенными шинами 15 адресаи данных),Вывод информации осуществляют заодин цикл обращения процессора. Приэтом вывод одной и той же информации может быть осуществлен одновременно на несколько внешних устройств.Ввод информации также осуществляетсяза один цикл обращения,Вывод информации из процессорана внешние устройства осуществляется следующим образом.Первая часть работы устройстваначинается с этапа, когда процессорвыставляет сигналы "Адрес 1" на шине 15 (фиг.1 и 2), которые черезблок 1 поступают на дешифратор 4(старшие разряды адреса) и на ре-,гистр 2 адресов (младшие разряды адреса). Одновременно процессор вырабатывает на шине 16.1 сигнал "Вх.сннхр.", который через усилителиблока 12 поступает на управляющиевходы регистров 2 и 5, По сигналупроисходит запись младших разрядов"Адрес 1" в регистр 2 и сигнала "Устройство выбрано" УВ, поступающего врегистр 2 с выхода. Эти сигналы дешифруются дешифратором 4 и в видеодного из сигналов, соответствующегоадресу одного из внешних устройств,поступает по вине и на вход адресно 1481781го регистра 5. Сигнал УВ на выходе дешифратора 4 будет только в том случае, если старшие разряды сигнала "Адрес 1" совпадут в дешифраторе 4 с сигналами, заранее установленными в нем. В этом случае на его выходах помимо сигнала УВ будет один из и сигналов внешних устройств, который поступает на вход адресного регистра и записывается в него с помощью сигнала "Вх,синхр".На втором этапе процессор выставляет на шине 15 сигналы "Данные 1", которые поступают на вход информации регистра 3 данных через блок 1.После этого процессор вырабатывает на шине 16 сигнал "Вывод", который через блок 12 поступает на вход дешифратора 6 команд, на других входах которого уже имеются сигналы УВ и младшие разряды "Адрес 1", т.е. адрес регистра. Иэ этих сигналов вырабатывается (дешифруется) один иэ сигналов Д , который поступает на входы селектора 7На другие входы селектора 7 поступает один из сигналов А,-Ац (адреса внешнего, устройства), который записан в регистр 5 в адресной части цикла обращения процессора.Сигнал Дщ стробирует (фиг,5) элемент ИЛИ-НЕ 37.Если на его входе имеется сигнал ("Лог.О") А, -А, то на выходе вырабатывается один из сигналов "Запись" ЗпО-ЗпЗ, который поступает на вход синхронизации (записи) регистра заданных и производит запись данных в этот регистр. Одновременно записанные данные по шине Д 1 с выхода регистра 3 поступают непосредственно или через блок 10 на входы внешних устройств и записывается с помощью соответствующего сигнала ЗП, поступающего с выхода селектора 7Для внешних устройств 26.1 этот сигнал ЗП подается по шине "Зп", а для устройств 26.2, требующих развязки, по шине ЗП.1 через блок 8 (фиг.3). Для регистров светодиодных индикаторов 26.2 (фиг,3) и других простейших внешних устройств запись информации производится без обращения к регистру 3 данных, а непосредственно с шины АД с помощью сигнала "Зп" 5 10 15 20 25 30 35 40 45 50 55 Если во время обращения процессо -ра, сигнал УВ с выхода дешифратора4 равен нулю, никакие сигналы навходы внешних устройств не вырабатываются.Режим ввода информации из внешнихустройств в процессор осуществляется следующим образом.На первом адресном этапе циклана шине 15 процессором вырабатываются сигналы "Адрес 2", старшие разряды которых через блок 1 посту,пают в дешифратор 4, а младшие разряды на вход регистра 2 адресов. Одновременно на шине 16.1 вырабатывается сигнал Вх.синхр. по которомупроизводится запись младших разрядов"Адреса 2" (адрес регистра внешнихустройств), выходного сигнала дешифратора 4 УВ и одного из и сигналовадреса соответственно в регистры 2и 5. Эти сигналы с выходов регистров2 и 5 подаются на входы дешифратора6 и селектора 7,На втором этапе режима ввода процессор вырабатывает на шине 16,1 сигнал управления вводом, который черезусилители приемников блока 12 поступает на вход дешифратора 6 команд,на выходах которого вырабатываетсяодин из сигналов Ед (фиг.5), которыйподается на входы селектора 7. Сигнал Ещ стробирует элемент И-.НЕ 39и элементы ИЛИ 38, В результате навыходе элементов 38 и 39 имеютсясигналы "Счит.1" и один из сигналовСч1-Сч.4, на элемент ИЛИ 38 которого подан один из адресных сигналовА-А в адресной части цикла ввод,Сигналы Сч.1-Сч,4, на элемент ИЛИ 38которого подан один из адресных сигналов А,-Ав адресной части .цикла ввод. Сигналы Сч.1-Сч.4 (фиг.3)подаются на входы "Выбор кристалла"(ВК) регистров 24 или элементов 23блока 13, а сигнал "Счит.1" - на входуправления блока 1 для перевода при-.емопередатчиков этого блока в режимпередачи (ввода) информации в процессор. Информация на входы регистров 24 и буферных элементов 23 блока13 поступает с выходов блока 9 ивнешних устройств группы 11 (фиг.1)и стробируется сигналами "Сч,1-Сч.4".В конце циклов "Вывод" и "Ввод".процессора в дешифраторе 6 командвырабатывается сигнал "Вых,синхр"1 781 55 1481блок 12 в процессор, сигнализируя об окончании цикла ввод или вывод.Так как процессор работает не только в режиме Ввод и Вывод, но и в режиме прерываний программы управления,то имеется необходимость в быстром (оперативном) отключении или включении отдельных внешних устройств (таким, например, как источники питания, регуляторы температуры в камере тепла или холода) и автоматического перехода на основную программу управления, Программа, которую процессор выполняет по требованию прерывания внешнего устройства, находящегося в аварийном режиме, называется вспомогательной. В этом случае задействуется блок 14.В случае, когда в испытательном оборудовании (фиг.3), например, один из источников питания вышел на аварийный режим работы, (т.е. его выходное напряжение питания возросло выше допустимого) срабатывает его защита, сигнал защиты по шине ДЗ устанавливает один иэ триггеров регистра 30 блока 14 (фиг.4), вырабатывает на его инверсном выходе сигнал низкого уровня (запрос на прерывание),который подается на входы элемента ИЛИ 35. На другой его вход подается сигнал разрешения также низкого уровня с выхода регистра 29, который был записан в него с помощью цикла "Вывод" ранее, Если эти сигналы совпадают на выходе элемента ИЛИ 35 образуется сигнал низкого уровня, который инвертируется с помощью элемента И-НЕ 33,1 и подается на вход записи триггера 31.1 и на вход элемента И 32.1, Таким образом, в триггер 31,1 производится запись сигнала требования прерывания, который через элемент И 32.1 подается на вход передатчика блока 12 и с его выхода на шину управления 16 в вйде сигнала (ТПР) (фиг.2 б).Процессор, принявший сигнал ТПР (низкого уровня), заканчивает текущий цикл основной своей программы, которую он выполнял и вырабатывает на шине 16.1 сигнал "Ввод", который принимается приемником блока 12 и с его выхода подается в триггер 31,2, где производит запись высокого уровня.Сигнал разрешения инверсного выхо да триггера 31.2 разрешает прием 5 10 15 20 25 30 35 40 45 50 последующего сигнала с помощью элемента И 32,2. После этого процессорвырабатывает сигнал ППР 1, на шине 16,который принимается (фиг,4) приемником блока 12 и который будет принятэлементом И-НЕ 33.2 и с его выходав виде сигнала низкого уровня произведет сброс триггера 31.1 сброс регистра 30 и поступит на входы передатчиков блока 12, которые выработают сигналы "Вых.синхр," и "Век,А".Сигнал "Век.А" передается передатчиками с открытым коллектором в видетрех разрядного параллельного двоичного цифрового кода, который поступает на шину 15 процессора. Процессор принимает этот сигнал "Век.А"как адресный сигнал, для переходана вспомогательную подпрограмму обслуживания прерывания (т.е, аварийного режима источника питания), Поэтому адресу (Век.А) в ОЗУ процессора имеется начало вспомогательнойпрограммы обслуживания прерывания.После выполнения процессором вспомогательной программы обслуживания пре-рывания процессор возвращается на основную свою программукоторую он выполнил до запроса источника питанияна прерывание. Регистр 30 блока 14прерываний может принимать и = 8 =16 и т.д. запросов на прерьвание.Приоритет этих запросов программнымпутем с помощью регистра 29. Еслиэтот регистр 29 сбрасьвается с помощью сигнала УСТ (сброса) черезэлемент И 32.3 или в него с помощьюцикла."Вывод" записьваются низкиеуровни, то запрос на прерывание игнорируется, т.е. не выполняется.Блок 14 прерываний позволяет дополнительно контролировать и внешнихустройств.Сигнал "Вых.синхр." блока 14 прерываний полностью аналогичен сигналу"Вых,синхр." вырабатываемому устройством при циклах "Вывод" и "Ввод".Эти сигналы суммируются по схемемонтажное ИЛИ в блоке 12 с помощьюсхем передатчиков с открытым коллектором,формула изобретения Устройство для обмена информацией, содержащее первый и второй блоки гальванической развязки, группы выходов которых являются соответствующими группами выходов устройства дляподключения к первым синронизируюшИм и первым информационным входамвнешних устройств, третий блок гальванической развязки, группа входовкоторого является входом устройствадля подключения к первым информационным выходам внешних устройств, регистр данных, дешифратор адреса ирегистр адресов, группы информационных входов которых подключены кгруппе выходов блока приемопередатчиков, группа входов-выходов которого является группой входов-выходовустройства для подключения к адресно-информационной шине ЭВМ, и блокусилителей первые группа входов игруппа выходов которого являютсягруппами входов и выходов устройствадля подключения соответственно к 20группам синхронизирующих выходов ивходов ЭВМ, а вторая группа выходови вход соединены соответственно сгруппой синхронизирующих входов ивыходом дешифратора команд, о т л ич а ю щ е е .с я тем, что, с цельюповышения пропускной способностиустройства, в него введены адресныйрегистр, блок прерываний, селекторопераций и блок регистров ввода,причем первая группа выходов селектора операций соединена с группой синхронизирующих входов регистра данных и группой входов первого блока гальванической развязки и является группойвыходов устройства для подключенияк вторым синхронизирующим входамвнешних устройств, группа выходов регистра данных соединена с группойвходов второго блока гальванической 40развязки, группа управляющих входовблока регистров ввода соединена свторой группой выходов селектора операций, группы адресных и информационных водов оро подключены соответственно к группам выходов адресного регистра и дешифратора команд, группы информационных входов которых подключены соответственно к группам выходов дешифратора адреса и регистра адресов, синхронизирующий, информационный входы и выход которого соединены соответственно с выходом блока усилителей соединенным с синхровходом адресного регистра, выхоГдом дешифратора адреса и разрешающим входом дешифратора команд, группы синхронизирующих входов и выходов блока прерываний соединены соответственно с третьими группами выходов и входов блока усилителей, первый и второй выходы селектора операций соединены соответственно с входами разрешения блока прерываний и блока приемопередатчиков, группа информационных входов которого подключена к группе выходов блока регистров ввода-вывода, группа информационных входов которого соединена с группами выходов третьего блока гальванической развязки и группой выходов хода вектора блока прерываний, группой информационных входов подключенного к группе выходов блока приемо- передатчиков, группа входов запроса прерывания блока прерываний и группа информационных входов блока регистров ввода-вывода являются соответствующими группами входов устройства для подключения к выходам .запроса прерывания и вторым информационным выходам внешних устройств, группы выходов регистра данных и блока приемопередатчиков являются соответствующими выходами устройства для подключения к вторым и третьим информационным входам внешних устройств, четвертая группа выходов блока усилителей является группой выходов устройства для подключения к адресно- информационной шине ЭВИ.1481781 иа чало риняти код ареса и й, синхр. длокани 1 и /ЯДаЗааолнигпь коды адреса внешнего уипроостВа Радресном регистре Х и 6 ргацсвре ад есоо Г прес онещнгго серодст 8 а соЬадаев с цяроряа ией на 8 ыходе длжритьцгнолы Мод илиь 3 од иа дходе дгщирраторамонд и данные иа овходед.оока 1 ЯЬп дыдод Юироеь сигналы оых.сиюр. и Ю 7 ФФ грг еслибы лравюаергдапчикц Ф рУию мредачи ира ища сигы йх.сиюр исне 1 нализ ко устройств8 еаФ Ьрабояавь сигнал УВ Ф Оеширраторе адресаи запомнить адрес Ьяшнеео устройств иео регистра 1 а 0 ресиом регистре Ю ирегиииреадресоо