Аналого-цифровой преобразователь

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 119) (11) с 5 И 4 Н 03 М46 ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ский инститЛомтев, ндин о СССР1974.СССР1980,РОВОЙ ПРЕОБРАЗО(54) АНАЛОГО ВАТЕЛЬ(57) Изобретени вычислительной является повышпреобразования. е относится к автоматике и технике. Целью изобретения ение динамической точности Аналого-цифровой преобраУ 7,У ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(56) Авторское свидетельств486470, кл. Н 03 М 1/46,Авторское свидетельство91523 б, кл. Н 03 М 1/46,зователь содержит блок 1 вычитания, блок 2 аналого-цифрового преобразования разности, два цифроаналоговых преобразователя 3 и 9, блок 4 анализа состояния процесса, блок 5 синхронизации, блок 6 экстраполяции, мультиплексор 7, накапливающий сумматор 8 и регистр 1 О. Принцип действия преобразователя основан на уравновешивании выходного сигнала с использованием четырех режимов работы: равномерно ступенчатая отработка, следящий, экстраполяция первого ил и второго порядка. Вь бор режима осуществляется блоком 4 анализа состояния процесса в зависимости от значения кода разности блока 2. Использование параллельного канала и многорежимного характера уравновешивания позволяет повысить динамическую точность аналого-цифрового пре- Ж образования. 1 з. и. ф-лы, 8 ил.Изобретение относится к автоматике и вычислительной технике и может быть использовано для получения количественной информации о быстропротекак)щих процес- . 1 Х.Целью изобретения является повышение динамической точности преобразования.11 а фиг.изображена блок-схема аналого-цифрового преобразователя; на фиг. 2 схема блока анализа состояния процесса; ца фиг. 3 - временная диаграмма работы преобразователя; на фиг. 4 - схема блока Вычитания; на фиг. 5 - схема блока аналого-цифрового преобразования разности; ца фиг, 6 - временная диаграмма работы блока синхронизации; на фиг. 7 -- схема блока синхронизации; на фиг. 8 - . схема бгОке экстраполяции.Аналого-цифровой преобразователь , (фиг. 1) содержит блок 1 Вычитания, блок 2 не)гО 0-11 Ч)рово О цреобрдзовеНи разнос тн, основной блок 3 цифроаналогового Ирен)рдзования, блок 4 анализа состояния цр)- цссса, блок 5 синхронизации, олок 6 экстры, нс)ляпни, мультиплексор 7, накапливающийсумматор 8, дополнительный блок 9 113 рро: ыцылогового преобразования ц регистрО. Ныфиг. 1 обозначены входной аналоговый сцг .- 11 ал (.,х, сигналы Р- и Р переполнения и зе)ема блока 2; знак и модуль Я и(Мрезусьтатов цреооразовация блока 2, прямой и ицверсцЕй вьхолы Э 3 и Э 3 сигнала экстраполяции цуле- ВОГО нор 51 лкд, выходы Э 3 и Э) сиГцалоВ ЭКСТрдц 01 Я 1 ЕИ И цс.рЕ)0 0 И ВОрОГО НорЯ ЧКОВ, ; знак и модуль 8 ц .х результата блока 6,тОки 1, и Л 1 на е)ыОд 2 х Осное)НОГО н;еоп 0,1.ццтельного цифроаналоговых 1 рс образоватслей 3 и 9, выхолные сигналы У 1, У 2У 14 блока 5 синхронизации.Блок 4 анализа состоРН 13 я цропессд(фиг. 2) содержит триггеры 11 н 12, элементы НЕ 13, И 14 и 15, элемсЕП 16 задержки ц элемент ИЛИ 17.Блок 1 Вьчитания (фиг. 4) солержцт оцс- рационный усилитель 18 и лвд рез 31 стора 19 ц 20.Блок 2 аналого-цифрового нрсобрызове 1- ния разности (фиг. 5) содерж 11 т аналогоцифровые цреобрдзователи 21 ц 22 с расн)- чимц диапазонами (01) В и (0) ( - 1) В соответственно, элемент ИЛИ 23, элемент НЕ 24, элемент ИЛИ-НЕ 25, груцпу 26 элсмс 1- тов НЕ и мультиплексор 27.Блок 5 синхронизации (фиг. 7) солержцтгенератор 28 импульсов, делите.ь 29 частоть на два, выносНСНРЫй на Р-трРггере, элемс цты 30 и 3 задержки, элементы НЕ 32 34, И 35 - 38, элементы 39 - 41 залержкн, рс.гистры 42 и 43 с;ев 1 ге 1, элемент ИЛИ 44, элементы 4549 задержки, триггер 50, элементы ИЛИ 5 - 53. Элементы 39, 40, 45 н 16 имек)т Врс.м 51 зе 1 держкР (1,1=31.д, Где время преобразования диалогового сигналы В кол в блоке 2, элемент 41 имеет время зы- ЛЕрЖКИ (х ==1 с, ГЛЕ ВрС)151 ВЬ 110,1 НЕН 1151 операции суммирования сигналов в накапливающем сумматоре 8. Время задержки(,1,1 элемента 48 определяется из условия(фцг. 6) обеспечения интервала времени(э=(е НРи фоРмиРовании сигнала У 10время выполнения операции умножения в блоке 6 экстраполяции). Время за,еержки 1,1 элемента 49 определяется из условия обеспечения интервала времени 3=1)(фцг. 6). Время задержки 1,1.; элемента 47О выбирается равным времени 1 выполненияоперации суммирования в блоке 6 экстрац О,3 511 Е 11 и,Блок 6 экстраполяции (фиг. 8) солерж 11 Т элементы И 54 - 67, ИЛИ 68 и 69, ре.3 сры 70- 72, сумматоры 73 и 74, элементы И 75.88, И,ЕИ-НЕ 89 и 90, И 91 - 106,грцггер 107, элементы ИЛИ 108 и 109, умножитесь-накопитель10. В качестве умножителя-накопителя 110 может быть использоваЕа микросхема 1 х 1813 ВЖ.20 Аналого-цифровой преобразователь работает следующим образом.Блок 2 преобразователя разности (фиг. 1)оценивает разность измеряемого и уравновешивающего сигналов, которая поступаетс Выхо;ед 0,1 кд 1 ВычитаниЯ (ф 1 Г. 4). Ес,1 цтака разость превысит верхнюк) границурабочего лцыцызо 12 аналого-цифрового ГЕреобразователя 21 (фцг. 5), то ца его вхоле 7(Выхо;е." 1 срецолцецн 51 Р+ о,Окд 2) НоВителогическая 1. Еси разность измеряемого цуры В нове ши Выоасго си гцдлов выйдет за нцжцюк) гранину рдбочего лцацазоца аналогоцифрового нреобрызовытеля 22 фиг. 5), тоца выходах 1- 6 ц 7 цослелцего будут нули,а цд Выходе Р олокд 2 появится логическая1. ГрР положительной разности межлу35 изм.ря.мым и мрывцовсн 1 вдюцеим сцГндлдмц цы В.хо;ес 7 аналого-цифрового преобразователя 22 и ца знаковом выходе 8 блока 2присутствует ло 3 нческдя 1, црц отрица.гельцоилогический 0. В случае, когларазность измеряемого и уравновешивающего40 сигналов ЕехолЕтся В пределах рабочего,еиацазоца аналого-цифрового преобразователя 21, и) ца выхоле 7 цослелцего ерЕсутствует логический 0, а ц выходах 1 - 6 КО;ЕОЕ)ДЯ КОМОИНД 1 ЕИ 51. СООТВЕТСТВХ 101 ЦД 51 ОЦ.- 3131 ВЕ)Е)103 РДЗ 10 СТИ, КОТОР 251 Ч С.33 МХ Л ЬТНЕзексор 27 цройлст ца Выхолы Х молулярезмг)ьтдты блока 2.В случае, ког.еа разность измеряемогоц уравновешивдкипего сигналов цахолцтся Внрелелах рабочего диапазона аналого-ццф 50 рового цреос)разователя 22, то на выходе 7последего присутствует логический О, дцд выходах 1 - 6 -- обратный кол оцениваемой разности, который преобразуется вцрямой с помощью логического элементовНЕ 26 и црохол 3 сг через мультингСксор 27цы Выхолы 3 Х олокы 2.Блок 4 анализа состояния процесса в здц цмости от кодов разностей цзмерясмогох ры вновеНивыопеего сигналов оцредслястодин из возможных режимов работы устройства: равномерно ступенчатая отработка, следящий, экстраполяция первого порядка, экстраполяция второго порядка. При наличии логической 1 на выходах переполнения Р+ или заема Р (фиг. 5), на выходе Эо блока 4 (фиг. 2) появляется логическая 1, что обеспечивает работу устройства в режиме равномерно-ступенчатой отработки измеряемого сигнала (интервал 0 - (о фиг. 3 а). Оценка разности измеряемого и уравновешивающего сигнала в блоке 2 аналого-цифрового преобразования разности производится по сигналу У (фиг. 6) с блока 5 (фиг. 7), если эта разность выходит за рабочий диапазон блока 2, то логическая 1, с выхода Эо блока 4 поступает на первый управляющий вход мультиплексора 7 (фиг. 1), что разрешает прохождение через последний по его первому каналу кода, старший разряд которого - 1 с выхода Эо блока 4, а в остальных разрядах - нули, по знаковому входу первого канала мультиплексора 7 проходит информация о знаке с выхода Ь блока 2. С выходов мультиплексора 7 код приращения уравновешивающего сигнала со знаком поступает по сигналу У 2 (фиг. 6) с блока 5 во входной регистр накапливающего сумматора 8 (прибавляется к содержимому последнего, если на выходе 5 - 1, и вычитается, если О), затем по сигналу УЗ (фиг. 6) с блока 5 стробируется выходной регистр накапливающего сумматора 8, и основной цифроаналоговый преобразователь 3 вводит приращение уравновешивающего сигнала Ьиакс (фиг. 3 а).В случае, когда разность уравновешивающего и измеряемого сигналов находится в пределах рабочего диапазона блока 2, то на выходах Р+ и Р блока 2 присутствуют логические нули, а на выходе Эо блока 4 (фиг. 2) появится логическая 1. Эта 1 поступает на второй управляющий вход мультиплексора 7, что разрешает прохождение по второму каналу последнего информации об абсолютной величине и знаке приращения уравновешивающего сигнала соответственно с выходов % и Яг блока 6 экстраполяции.Если стробирование блока 2 аналогоцифрового преобразования разности было произведено по сигналу У 1 (фиг. 6) с блока 5, а после оценки разности измеряемого и уравновешивающего сигналов блоком 2 на выходе Эо появляется логическая 1, то устройство работает в следующем режиме (интервал 1 о - ( фиг. 3 а), т. е. по сигналу У 5 (фиг. 6) с блока 5 информация с выходов М и Я блока 2 пройдет на выходы блока 6 экстраполяции, а затем по второму каналу мультиплексора 7 и по сигналу У 2 (фиг. 6) с блока 5 занесется во входной регистр сумматора 8. По сигналу УЗ (фиг. 6) с блока 5 стробируется выходной регистр сумматора 8 и основной цифроаналоговый5 10 15 20 25 30 35 40 45 50 55 преобразователь 3 вводит приращение уравновешивающего сигнала, соответствующее разности Ло (фиг. За).Если после оценки разности измеряемого и уравновешивающего сигналов блоком 2 на выходе Эо появилась логическая , то следующее стробирование блока 2 произволится по сигналу У 4 (фиг. 6) с блока 5, если после оценки разности блоком 2 на выходе Э сохраняется логическая 1, то появляется сигнал У 5 (фиг. 6) с блока 5, который установит триггер 11 (фиг. 2) в 1, и на выхоле Э блока 4 появится логическая 1, что обеспечивает работу устройства в режиме экстраполяции первого порядка. При экстраполяции первого и второго порядков стробирование блока 2 производится по сигналу У 4 (фиг. 6) с блока 5, таким образом задается такое расположение узлов экстраполяции 1, 1", что Л 1= 4 Т (фиг. За), где Т, время цикла экстраполяции устройства. Сигналы на выходах регистра 43 сдвига (фиг. 7) появляются лишь после появления сигнала 1 на выходе ЯО регистра 42 сдвига, который устанавливает триггер 50 в 1,.так обеспечивается очередность появления управляющих сигналов У 4 - У 14, показанная на фиг. 6. В режиме экстраполяции первого порядка (интервал 1 - 1-, фиг. За) на выходе блока 6 экстраполяции формируется кол приращения уравновешивающего сигнала Э(фиг. За) в соответствии с выражением,полученным из уравнения для интерполяционного полинома Лагранжа лля случаярасположения узлов экстраполяции 1 и 1представленного на фиг. За;Х Л, = - 3Л, +4 Х Л, (1)где Х Л - кол, соответствующий разности Л;Х Лг - код, соответствующий разнос/ти ЛгДополнительный цифроаналоговый преобразователь 9 по сигналу У 5 (фиг. 6) сблока 5 компенсирует разность измеряемого и уравновешивающего сигналов в моменты времени 11. Это приводит к уменьшению абсолютной величины разности, оцениваемой блоком 2 в моменты времениРазности, оцениваемые в моменты времени1 и Ы (фиг. За), необходимо привести к одному уровню, относительно которого вволится и приращение экстраполируемой величины. В связи с этимХ Лг=М Ъо +1 Л,где Х Лго - кол, соответствующий разности Лго, оцениваемой блоком 2в момент времени 1 г (фиг. За).В конце каждого такта экстраполяции посигналу У 13 (фиг. 6) с блока 5 обнуляетсядополнительный цифроаналоговый преобразователь 9, а основной цифроаналоговый преобразователь 3 вводит соответствующее приращение уравновешивающей величины.Выражение (1) реализуется в блоке 6экстраполяции (фиг. 8) следующим образом,По сигналу У 5 (фиг. 6) с блока 5 кодХ Л проходит на входы регистра Х - Х 6 умножителя-накопителя 110, а на входы У - 1 а последнего (входы регистра У) поступает код числа 3. По сигналу У 8 с блока 5 осуществляется синхронизация регистров Х и у и начинается перемножение кодов МЛ и 3 в матрице асинхронного умно- жителя-накопителя 110. Длительность этой операции равна интервалу времени 1 (фиг. 6), по окончанию чего по сигналу У 9 с блока 5 осуществляется синхронизация регистра произведения умножителя-накопителя 110 и в него заносится результат перемножения.Абсолютная величина кода М Л и его знак по сигналу У 5 с блока 5 заносятся также в регистр О. Информация о знаке М Л (если +, то 1 если- , то 0) поступает на группу логических элементов 90, 93, 94. Разность Л для случая, представленного на фиг. За, имеет знак +, т, е. , логическаясо знакового выхода 8 блока 2 проходит через элемент И 94 на вход триггера 107, и на инверсном выходе последнего появляется логическая 1, которая поступает на вход управления вычитанием (.11 умножителя-накопителя 110. Дополнитель: ный блок 9 цифроаналогового преобразо вателя (фиг. 1) по сигналу У 5 с блока 5 компенсирует разность Л, вводя Л 1,=-Л (фиг. За). В момент времениблок 2 проводит оценку разности Лго (фиг. За), Посигналу У 6 с блока 5 осуществляется стробирование выхода регистра 70 и абсолютнаявеличина и знак кода Х Л поступаютсоответственно на входы А и ЯА суммато.ра 73, причем на входы В и ЯВ последнего в этот момент времени поступает информация соответственно об абсолютной величине и знаке кода М Лго. Через интервал времени(фиг. 6) на выходах сумматора 73 появляется код КЛг со знаком.Абсолютная величина М Лг подается на входы Х - Х 7 умножителя-накопителя 110, и на входы т - У-, последнего одновременно по сигналу У 7 с блока 5 подается код числа 4. По сигналу У 8 с блока 5 осуществляется синхронизация регистров Х и у умножителя-накопителя 10 и начинается перемножение кодов Х Лг и 4 в матрице асинхронного ум нож ителя ум нож ителя-накопителясля 110, длительность этой операции равна интервалу времени г (фиг, 6). Абсолютная величина кода Х Л и его знак по сигналу У 7 с блока 5 заносятся также в регистр 7./Информация о знаке Х Лг поступает ца группу логических элементов 75, 89, 91, 92.Для случая, представленного ца фиг. За, разность имеет знак +, т. е. логическая 1 со знакового выхода сумматора 73 проходит через логические элементы И 75, 91 на вход 5 О 15 20 25 30 40 45 триггера 107, на прямом выходе последнего появляется 1, которая поступает на вход управления накоплением)М умножителянакопителя 110. По сигналу У 10 с блока 5 производится обнуление регистра 70, По сигналу У 9 с блока 5 осуществляется синхронизация регистра произведения умножителя-накопителя10, с выхода которого на вторую группу входов сумматора умнокителя-накопителя 110 подается находившееся в этом регистре произведение - 3 Х Л. В этот же момент времени на первую группу входов сумматора умножителя-накопителя 110 подается произведение 4 ЩЛг. В течение интервала времени 1 г (фиг. 6) осуществляется суммирование этих произведений в сумматоре умножителя-накопителя 1 0 и по сигналу У 9 с блока 5 результат суммирования, представляющий собой код М Л, зацосится в регистр произведения умножителя-накопителя 110, Информация об )Л, и его знака появляется соответственно на выходах и 5, умножителя-накопителя 110, по сигналу У 11 с блока 5 заносится в регистр 72, поступает соответственно на входы В и ЯВ сумматора 74 и проходит соответственно на выходы Хг и 5 г блока 6 экстраполяции. По сигналу У 11 с блока 5 осуществляется стробирование выхода регистра 71 и на входы А и ЯА сумматора 74 поступает соответственно информация о кодеЛЯ и его знаке. В сумматоре 74 осуществляется вычитание от кода, имеющегося на входах А, кода, присутствующего на входах В (с учетом знаков этих колов), длительность этой операции(фиг. 6). На выходах сумматора 74 образуется код, соответ. ствующий Л" (фиг. За)) Л=" Л. - Л;Код М Л, и его знак соответственно с выходов Мг и Яг блока 6 экстраполяции проходят по второму каналу мультиплексора 7 (фиг. 1) и по сигналу У 12 с блока 5 заносятся в накапливающий сумматор 8 (фиг. 1), По сигналу У 12 с блока 5 осуществляется обнуление регистра произведения и сумматора умножителя-накопителя 110 (фиг. 8). По сигналу У 13 с блока 5 производится обцулецие регистров 71 и 72 блока 6. Через интервал времени Т, (фиг. За) после начала экстраполяции первого порядка при наличии 1 на выходе Э блока 4 появляется 1 ца выходе Эг блока 4 (фиг. 2). Это обеспечит работу устройства в режиме экстраполяции второго порядка. В режиме экстраполяции второго порядка в блоке 6 экстраполяции формируется код приращения экстраполируемой величины (уравновешивающего сигнала) Л-, (фиг. За) в соответствии с выражением, полученным из ингерполяциоцного полинома Лагранжа (3) для случая расположения узлов экстраполяции 1, , 1, представленного на фиг. За:М Л, =1 М Л, - 7 Х Л;+7 М Л (2)где М Л, - код, соответствующий Л-;М Л - код, соответствующий Л,мЛ,=мЛ,+ыЛзо,где Я Лзо - код, соответствующий разности Лзо (фиг. За), оцениваемойблоком 2 в момент времени (з.Таким образом, все три отсчета, необходимые для проведения вычислений по формуле (2), и само приращение экстраполируемой величины оцениваются относительно одного уровня. Выражение (2) в блоке 6 экстраполяции (фиг. 9) реализуется следующим образом. По сигналу У 12 в случае экстраполяции второго порядка на входы Ъ - уз умножителя-накопителя 110 поступает код числа 1, причем на входы У - Уз последнего в этот же момент времени поступает код ЯЛ-, с выходов сумматора 74. По сигналу У 8 осуществляется синхронизация регистров Х и У умножителя-накопителя 110 и начинается перемножение кодов ХЛ, и числа 1 в матрице асинхронного умножителя последнего, длительность этой операции равна 1, (фиг. 6). Информация о знакедсо знакового выхода сумматора 74 поступает на группу логических элементов 89, 91 и 92. Для случая, представленного на фиг. За, разность Л, имеет знак- , т. е. логический 0 со знакового выхода сумматора 74 инвертируется логическим элементом ИЛИ-НЕ 89 и 1 поступает на К-вход триггера 107, на инверсном выходе которого появляется 1, которая поступает на вход управления вычитанием Л умножителя-накопителя 110. По сигналу У 9 осуществляется синхронизация регистра произведения умножителя-накопителя 110 и туда заносится произведение 1 Я Л, со знакомв . По сигналу У 5 код К Л-, проходит на входы Х - Хб умножителя-накопителя 110, а на входы У - Уз последнего поступает код числа 7. По сигналу У 8 осуществляется синхронизация регистров Х и у умно- жителя-накопителя 110, и начинается перемножение кодов М Л-, и 7 в матрице асинхронного умножителя последнего. Длительность этой операции равна интервалу времени 1 (фиг. 6), по окончанию которого результат умножения поступает на первую группу входов сумматора умножителя-накопителя 110. Абсолютная величина кода МЛД и его знак по сигналу У 5 с блока 5 заносятся также в регистр 70. Информация о знаке Х Л, поступает на группу логических элементов 90, 93, 94. Разность Л" имеет знак + (фиг. За), т. е. логическая 1 со знакового выхода блока 2 проходит через элемент И 94 на К-вход триггера 107, и на инверсном выходе последнего появится 1, которая поступает на вход управления вычитанием )Ч умножителя-накопителя 1 О. 5 О 15 20 25 30 35 40 45 50 55 По сигналу У 9 осуществляется синхронизация регистра произведения умножителянакопителя 110 и на вторую группу входов сумматора последнего поступает произведение 1 М Л. В течение интервала времени(фиг. За) осуществляется суммирование произведений 1М Л-, и - 7 М Л-, с соответствующими знаками, по окончанию чего по сигналу У 9 осуществляется синхронизация регистра произведения чмножителя-накопителя 1 О и туда заносится результат суммирования. По сигналу У 6 осуществляется стробирование выхода регистра 70 и абсолютная величина и знак кода М Л- поступают соответственно на входы А и ЯА сумматора 73, причем на входы В и СВ последнего в этот момент времени поступит информация соответственно об абсолютноййвеличине и знаке кола М Лзо. Через интервал времени 1 (фиг. 6) на выходах сумматора 73 появляется кол М Л- со знаком. Абсолютная величина Х Л- подается на входы Х - Х-, умножителя-накопителя 110, а на входы У - уз последнего олновременно по сигналу У 7 подается кол числа 7. По сигналу У 8 осуществляется синхронизация регистров Х и Ъ умножителя-накопителя 110Л и начинается перемножение кодов М Лз и 7 в матрице асинхронного умножителя последнего (длительность этой операции равна интервалу времени 1 з,фиг. 6). Абсолютная величина кода Х Лз и его знак по сигналу У 7 заносятся также в регистр 71. Информация о знаке М Лз поступает также на группу логических элементов 75, 89, 91, 92. Для случая, прелставленного на фиг. За, разность Лз имеет знак +, т. е. 1 со знакового выхода сумматора 73 через логические элементы И 75 и 91 проходит на вход триггера 107, на прямом выходе последнего появляется 1, которая поступает на вхол управления накоплениемХ умножителянакопителя 110. По сигналу У 10 производится обнуление регистра 70. По сигналу У 9 осуществляется синхронизация регистра произведения умножителя-накопителя 1 О, с выхода которого на вторую группу вхолов сумматора последнего подается нахолившаяся в этом регистре сумма (1 МЛ; --- 7 МЛ,. В этот же момент времени на первую группу входов сумматора умножителя-накопителя 110 подается произвеленис 7 МЛз. В течение интервала времени 1 (фиг. 6) осуществляется суммирование в сумматоре умножителя-накопителя 110, и по сигналу У 9 результат суммирования, представляющий собой М Л;, заносится в регистр произведения умножителя-накопителя 110. Информация о Х Л-, и его знаке появляется соответственно на выходах э и Ь умножителя-накопителя 110, по сигналу У 1 заносится в регистр 72 и проходит соответственно на выходы Х и Яз блока 6 экстраполяции. Далее все операции выполняются аналогично описанному.Выходной код считывается в моменты дискретизации 1 (фиг. За) с выходов накапливающего сумматора 8 (фиг. 1).Таким образом, предлагаемый преобразователь за счет введения параллельного канала и использования усовершенствованного алгоритма уравновешивания позволяет повысить динамическую точность аналогоцифрового преобразования. 5 1 О 15 20 25 30 35 40 45 50 первого триггера, а выходом - с выходом сигнала экстраполяции первого порядка блока анализа состояния процесса. Формула изобретения1. Аналого-цифровой преобразователь, содержащий блок вычитания, первый вход которого соединен с входом аналогового сигнала преобразователя, второй вход - с выходом основого блока цифроаналогового пре, образователя, а выход - с информационным входом блока аналого-цифрового преобразователя разности, блок синхронизации и мультиплексор, отличающийся тем, что, с целью повышения динамической точности преобразования в него введены блок экстра, поляции, накапливающий сумматор, регистр, , дополнительнйй блок цифроаналогового преобразования и блок анализа состояния процесса, подключенный информационными вхо дами к выходам заема и переполнения блока аналого-цифрового преобразования раз" ности, прямым выходом сигнала экстраполяции нулевого порядка - к входу задания первого режима блока синхронизации, первому управляющему входу мультиплексора , и старшему разряду первой группы инфор-мационных входов мультиплексора, инверс ным выходом сигнала экстраполяции нуле, вого порядка - к входу задания второго режима блока синхронизации и второму управлящему входу мультиплексора, а выхода, ми сигналов экстраполяции первого и второго порядков - к входам задания режима блока экстраполяции, соединенного информационными входами с выходами разрядов модуля и знака результата блока аналогоцифрового преобразования разности, а выходами разрядов - с второй группой информационных входов мультиплексора, подключенного младшими разрядами первой группы информационных входов к шине логического нуля преобразователя, знаковым разрядом первой группы информационных входов к выходу знака результата преобразования блока аналого-цифрового преобразования разности, а выходами - к информационным входам накапливающего сумматора, выходы которого соединены с цифровыми входами основного блока цифроаналогового преобразования, при этом дополнительный блок цифроаналогового преобразования подклкчен выходом к второму входу блока вычитания, а цифровыми входами - к выходам регистра, информационные входы которого соединены с выходами разрядов модуля и знака результата блока аналого-цифрового преобразования разности, при этом блок синхронизации подключен первым выходом к синхронизирующему входу блока аналогоцифрового преобразования разности, вторым выходом - к первому входу записи входного регистра накапливающего сумматора, третьим выходом - к первому входу записи выходного регистра накапливающего сумматора, четвертым выходом к синхронизирующему входу блока аналого-цифрового преобразования разности, а выходами с пятого по четырнадцатый - к соответствующим синхронизирующим входам блока экстраполяции, причем пятый выход блока синхронизации соединен с синхронизирующим входом блока анализа состояния процесса и входом записи дополнительного блока цифроаналогового преобразования, подключенного входом обнуления к тринадцатому выходу блока синхронизации и второму входу записи выходного регистра накапливающего сумматора, второй вход записи входного регистра которого соединен с двенадцатым выходом блока синхронизации.2. Преобразователь по п. 1, отличающийся тем, что блок анализа состояния процесса содержит два триггера, элемент НЕ, два элемента И, элемент задержки и элемент ИЛИ, входы которого являются информационными входами блока анализа состояния процесса, а выход подключен к прямому выходу сигнала экстраполяции нулевого порядка блока анализа состояния процесса, входу обнуления первого и второго триггеров и входу элемента НЕ, соединенного выходом с инверсным выходом сигнала экстраполяции нулевого порядка блока анализа состояния процесса и первым входом первого элемента И, второй вход которого подключен к синхронизирующему входу блока анализа состояния процесса, а выход - к единичному установочному входу первого триггера и входу элемента задержки, соединенного выходом с единичным установочным входом второго триггера, подключенного прямым выходом к выходу сигнала экстраполяции второго порядка блока анализа состояния процесса, а инверсным выходом - к первому входу второго элемента И, соединенного вторым входом с прямым выходом