Устройство для обмена информацией

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН 151) 4 С 06 Г 13/ ОПИСАНИЕ ИЗОБРЕТЕНИ Н АВТОРСКОМ ВИДЕТЕЛЬСТ истессовыход - с пе и входамив И и чер ервого первый и второго элемен элемент задержки второго элемента ченного к входам- с вторым И, выходом о К ервого магистрал ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫГИЙ(56) Авторское свидетельство СССР,734697, кл. С 06 Г 3/04,.1978.Авторское свидетельство СССР826330, кл. С 06 Г 3/04,1979.Ь 4)(57) 1.устРойстВо для оБменАИНФОРМАЦИЕЙ, содержащее М блоковкоммутации подкаиалов и М групп подканалов, о т л и ч а ю щ е е с ятем, что, с целью повышения пропускной способности устройства, в неговведены М групп блоков сопряжения.процессора с магистралью, М группблоков сопряжения подканалас магистралью и М групп блоков буфернойпамяти, причем первые входы - выходы блоков сопряжения процессора смагистралью в -й группы ( п = 1, Н )образуют и-ю группу входов - выхо-.дов связи с процессором устройства,второй вход - выход 1 "го блокасопряжения процессора с магистральюи-й группы ф= 1,1,) соединен черезсоответствующую магистраль устройства с первыми входами - выходами1-х блоков сопряжения подканала смагистралью каждой группы. второйвход - выход 1-го блока сопряжения подканала с магистралью в-йгруппы (щ=1,М ) соединен с 1-м входом - выходом первой группы а-гоблока коммутации подканалов, К-ыйвход - выход второй группы ( К=1,К),801198528 А которого подключен через соответствующий блок буферной памяти к первому входу - выходу К-го подканалакт.й группы, вторые входы - выходыподканалов в-й группы образуюте-ю группу входов - выходов связис внешними устройствами, устро"ва, причем блок сопряжения процра с магистралью содержит группу магистральных усилителей-приемников,группу магистральных усилителей передатчиков, приемный и передающийрегистры, группу элементов ИЛИ, триг"гер, элемент ИЛИ, элемент ИЛИ-НЕ,три элемента И-НЕ, три элемента Иэлемент НЕ, три элемента задержки.два магистральных усилителя-приемника и два магистральных усилителя-передатчика. причем выход первого магистрального усилителя-приемника подключен к синхровходу приемного регистра, информационным входомсоединенного с выходами магистраль- .ных усилителей-приемников группы ипервыми входами элемента ИЛИ и элемента ИЛИ-НЕ, вторые входы которыхподключены к выходу второго магистрального усилителя-приемника, первый вход и выход первого элементаИ-НЕ соединены соответственно с выходом элемента ИЛИ и первым выходомвторого элемента И-НЕ, выходом подключенного к входу сброса триггера,установочный вход которого соединен с выходом третьего элемента И- Е,1198528 Фиг. 7Составитель В.Вертли Редактор Г.Рыбченко Техред С.Мигунова рректор В.Бут Подписи Заказ 7722/48.ВНИИПИ ГосУдаРпо делам из113035 Москв Тираж 709венного комитета СС ретений и открытий И, Раушская наб д.4/ Патент", г. Ужгород, ул. Проектна Филиалного усилителя-передатчика и элемента НЕ, выход которого соединен с вторым входом первого элемента И-НЕ ,и через второй элемент задержки подключен к второму входу первого элемента И, выходом подключенного к первому входу соответствующих элементов ИЛИ группы, вторые входы которых подсоединены к выходам передающего регистра, а выходы - к информационным входам магистральных усилителей-передатчиков группы, управ- . ляющие входы которых соединены с выходами третьего элемента И и через третий элемент задержки - с входом второго магистрального усилителя- передатчика, выходы второго элемента И и приемного регистра и первый и второй входы третьего элемента И, входы второго и третьего элементов И-НЕ и передающего регистра образуют первый вход - выход блока, а входы первого и второго магистральных усилителей-приемников группы и выходы первого и второго усилителей- передатчиков и магистральных усилителей-передатчиков группы образуют второй вход - выход блока, при этом блок сопряжения подканала с магистралью содержит группу магистральных усилителей-приемников, группу магистральных усилителей-передатчиков, приемный и передающий регистры, узел сравнения адреса, регистр адреса, регистр управления, дешифратор, триггер, элемент задержки, три элемента И, магистральные усилители-приемники и усилитель-передатчик, причем выход магистрального усилителя-приемника соединен с первыми входами первого и второго элементов И, выход которого подключен к управляющим входам магистральных усилителей-передатчиков группы и через элемент задержки - по входу магистрального усилителя-передатчика, первый вход узла сравнения адреса соединен с выходом регистра адреса, выход - с установочным входом триггера, а второй вход - с выходами магистральных усилителей-приемников группы и информационным входом . приемного регистра, выходом подключенного к первому входу дешифратора, а управляющим входом - к выходу первого элемента И, управляющему входу регистра управления и первому входу третьего элемента И, первый и второй выходы регистра управления соединены соответственно с вторыми входами второго и третьего элементов И и вторым и третьим входами дешифратора, а информационный вход - с первым выходом дешифратора, вторым выходом подключенного к входу сброса триггера, а третьим выходом - к управляющему входу передающего регистра,выход которого подключен к информационным входам магистральных усилителей-передатчиков группы, второй вход первого элемента И соединен с выходом триггера, выходы магистральных усилителей-передатчиков группы, входы магистральных усилителей- приемников группы, выход магистрального усилителя-передатчика и вход, магистрального усилителя-приемника образуют первый вход - выход блока, вход передающего регистра, выход приемного регистра, четвертые вход и выход дешифратора и выход третьего элемента И образуют второй вход - выход блока.2. Устройство по п.1, о т л и - ч а ю щ е. е с я тем, что блок коммутации подканалов содержит Ь коммутаторов иформирователей адреса, каждый из которых содержит регистрномера подканала, выходом соединенный с входом дешифратора, и узелприоритета, выходом соединенный свходом шифратора адреса, причемвыход шифратора адреса Р-го (Р =1,1.)формирователя адреса подключен кадресному входу 1-го коммутатора, информационный вход " выход которого является 1-м входом - выходом второй группы блока, а группа информа-.ционных входов " выходов являетсяпервой группой входов - выходов блока, вход регистра номера подкана-.ла 1-го формирователя адреса соединен с -ым входом - выходом первойгруппы блока, 1-й выход 1 =1,1.).дешифратора 1 -го формирователя адреса соединен с 1 -ым входом узлаприоритета -го формирователя адреса,3, Устройство по п.1, о т л и -ч а ю щ е е с я тем, что блокбуферной памяти содержит память,соединенную адресным входом с первым входом узла сравнения и выходомсчетчика адреса, регистр и элемент1198528 И, причем управляющий вход регистра соединен с выходом элемента И,первый вход которого подключен к первому выходу узла сравнения,вторым. входом соединенного с выходом регистра. 1 2Изобретение относится к вычисли- ков 31, группу магистральных усилитетельной технике и может быть исполь- лей-передатчиков 32, приемный 33 нзовано в многопроцессорных вычисли- передающий 34 регистры, узел 35 сравтельных системах с общим парком внеш- нения, регистр 36 адреса, регистрних устройств.37 управления, дешифратор 38, тригЦелью изобретения является повы- гер 39, элемент 40 задержки, элеменшение пропускной способности. ты И 41-43, магистральный усилительНа фиг. представлена структур- приемник 44 и магистральный усилиная схема устройства для обмена инфор- тель-передатчик 45.мацией; на фиг.2 - структурная схе Блок 5 коммутации подканаловма блока сопряжения процессора с (фиг,4 ) содержит регистры 46 номерамагистралью; на фиг.З - .структур- подканала, дешифраторы 47, узлы 48ная схема блока сопряжения подкана-, приоритетов, шифраторы 49, группыла с магистралью; на фиг.4 - струк- мультиплексоров-демультиплексотурная схема блока коммутации подка- И ров 50,,налов; на фиг.5 - структурная схема Блок б буферной памяти (фиг.5)блока буферной памяти; на фиг,6 " содержит буферное запоминающее устблок подканалов; на фиг,7 - алгоритм ройство 51, счетчик 52 адреса,работы подканала. регистр 53, узел 54 сравнения и элеУстройство для обмена данными 20.мент И 55.(фиг. ),подключенное к процессорам 1 Блок 7 подканала (фиг.6) содерчерез блоки 2 сопряжения процесса" жит группу регистров 56 общего назра с магистралью, содержит аппара- начения, приемный регистр 57, перетурные модули 3, каждый из которых дающий регистр 58, арифметико-логивключает группу блоков 4 сопряжения 25 ческое устройство 59, регистр 60подканалов с магистралью, блоки 5 состояний, память 61 микрокоманд,коммутации подканалов, блоки 6 буфер- регистр 62 адреса памяти микроконойпамяти, группу блоков 7 подка- , манд, выходной регистр 63 памятиналов й общий парк 8 внешних устрой- микрокоманд, мультиплексор 64, реств (ПВУ), гистр 65 признаков, регистр 66 ввоБлок 2 .сопряжения процессора с да - вывода, группу 67 магистральмагистралью (фиг.2 ) содержит группу ных усилителей-приемников н усидимагистральных усилителей-приемников 9 телей-передатчикови грулпу магистральных усилителей- . Устройство содержит также вхопередатчиков О, приемный 11 и пере ды - выходы 68-8 блоков (фиг.2-6 ),дающий 12 регистры, триггер 13, эле-Устройство для обмена информаменты ИЛИ 1415, элемент ИЛИ-НЕ 16 цией работает следующим образом,элементы И-НЕ 17-9, элементы И 20- Обмен информацией между процессо 22, элемент НЕ 23, .элементы 24-26 рами 1 и внешними устройствами иэзадержки, магистральные усилители- общего ПВУ 8 состоит иэ следующихприемники 27,28 и магистральные этапов: выбор аппаратурного модуусилители-передатчики 29,30. ля 3, подканала 7 и передача управБлок 4 сопряжения подканала с ляющей информации и данных или тольмагистралью (фиг.Зсодержит группу ко управляющей информации, если замагистральных усилителей-приемки-дан режим чтения из процессора, в3 1985буферную память выбранного аппаратурного модуля; обмен данными междуподканалом и заданным ВУ; передачаинформации о состоянии и данных илитолько информации о состоянии, приисполнении режима записи от подканала в процессор.Выбор аппаратурного модуля 3 иподканала 7,.обмен данными междупроцессорами 1 и выбранным подканалом 7, а также выдача векторапрерывания осуществляются по однойиз магистралей обмена. Каждая магистраль обмена включает линии передачи данных ШИН-Д, по которым осу-15ществляется обмен информацией междупроцессорамии аппаратурными модулями 3 устройства; линии управляющей части интерфейса, которые предназначены для захвата общей шины со 20стороны процессора и для индентификации информации, находящейся налиниях ШИН-Д,Процедура обмена информацией начинается выдачей одним из процессоров 251 сигнала на двунаправленную линиюзахвата магистрали, которая объединяет все процессоры 1. Наличие этогосигнала на линии воспринимается остальными процессорами 1, как признак 30занятости магистрали. Вновь выдачасигнала ЗАХВАТ процессором 1 возможна, если магистраль свободна.Для исключения одновременной выдачи сигнала ЗАХВАТ несколькими процессорами блок 2 сопряжения процессора с магистралью обеспечивает захват магистрали одному процессору,имеющему оолее высокий приоритет,среди процессоров, претендующих назахват магистрали, Для этого каждыйпроцессорпри захвате магистралипо линиям ШИН-Д передает однопозиционньй код приоритета А, которыйвоспринимается всеми процессорами 1, 45начинающими захват магистрали. Каждыйпроцессор 1 начинающий захват,ма)гистрали, анализирует код, установленный на линиях ШИН-Д, и если тамприсутствует номер процессора более 5 Овысокого приоритета, захват прекращается, Процессор 1., захвативший магистраль, выдает по линиям ШИН-Дуправляющее слово процессора ( УСП),содержащее номер аппаратурного моду- у.ля 3, номер подканала, номер ВУ исобственный номер процессора 1Аппаратурный модуль, опознавший 28 4адрес, установленный на ШИН-Д, логически подключается в магистрали ипо линиям ШИН-Д передает процессору1 слово состояния, содержащее собственный адрес выбранного аппаратурного модуля 3 и подканала 7, а такжеинформацию о техническом состоянииаппаратуры подканалов 7 и ВУ, Процессор 1 после анализа слова состояния выдает по магистрали сигнал начала связи, после чего выбранный подканал по линиям ШИН-Д принимает отпроцессора 1 в блок 6 буфернойпамяти подканала 7 управляющую информацию (программу канала) и данные,предназначенные для ВУ. Если заданрежим приема информации, из ВУ полиниям ШИН"Д в запоминающее устройство подканала 7 передается толькоуправляющая информация. На этом заканчивается первый этап процедуры обмена, и процессор 1 освобождает мафгистральснимая сигнал захвата.После этого процессор 1 может потой же или другой магистрали начать новую оПерацию обмена черезлюбой свободный подканал 7,Второй этап процедуры обмена сВУ производится подканалом автономно ( без участия процессора 1 ) всоответствии с программой подканала,принятой в буферную память 6 на первом этапе, Обмен данными между подканалом 7 и ВУ осуществляется винтерфейсе в монопольном режиме.Процедура обмена по магистралиначинается выдачей от процессорасигнала запроса магистрали по линии68.Если шина 69 данных в текущиймомент занята, то сигнал запросаблокируется сигналом линии 70 ЗАХВАТ, поступающим через магистральныйусилитель-приемник 28 и элементИЛИ-НЕ 16 на вход элемента И-НР 19.Процессор ожидает момента освобождения магистрали. При освобождениимагистрали на всех линиях шиныданных и линии ЗАХВАТ будут нулевыеуровни, поступающие иа входы элемента ИЛИ-НЕ 16, единичный сигнал сего выхода является разрешающим .дляпрохождения сигнала запроса черезэлемент И-НЕ 19 на установку триггера 13 через элемент И 20, элемент ИЛИ 15, один из группы усилителей-передатчиков 10 возбуждаетодин из разрядов шины данных. Этот5 10 15 20 25 30 35 40 45 50 55 разряд определяет однопозиционныйкод приоритета. От начала выдачи кода приоритета в течение времеииТ), 2 С, где т - время распростране.ния сигнала в линии между крайнимичроцессорами, процессор 1 проверяет, не передают ли другие процессоры старшие коды приоритетов. Разряды шины данных, значения которыхвыше собственного кода приоритета,поступают в каждом процессоре наэлемент ИЛИ 14, а значит, сигналот процессора, имеющего пр эритетвыше, вызывает на выходе элементаИЛИ 14 единичный уровень, приводящийк сбросу триггера 13 через открытыеэлементы И-НЕ 17,18 и, следователь. -но, к снятию кода приоритета с шиныданных,Если на шине данных старших кодов приоритета за время, определяемое задержкой 24, сигналов не появ. -ляется, то в линию ЗАХВАТ выдаетсяединичный сигнал, который, пройдячерез элементы ИЛИ 14, И-НЕ 17 и 18удерживает триггер 13 в сброшенномсостоянии в процессорах, приоритеткоторых ниже, или в процессорах,которые начали борьбу за шину позже.Об успешном завершении операциизахвата информационной шины процессору сообщает сигнал с элемента И 21по выходу 71.В режиме установления связи процессор по шине 69 передает во всеаппаратурные модули 3 код адресас идентификатором адреса. Поступающий по шине 69 код адреса сравнивается на узле 35 сравнения с со-держимьи регистра 36, хранящегособственный адрес, При совпадениипоступающего кода адреса с кодомрегистра 36 на выходе узла 35 сравнения появляется сигнал, которыйвключает триггер 39, Единичный сигнал с триггера 39 подключает приемный регистр 33 и магистральные уси"лители-передатчнки 32 к информа"ционной шине 69.После установления связи процессор передает по шине 69 управляющиеслова с соответствующими идентификаторами. Управляющая информация изблока 2 сопряжения процессора смагистралью через группу магистральных усилителей-приемников 31 поступает на регистр 33, запись в который осуществляется импульсом сопровождения, поступающим по линии 72 через магистральный усилитель-приемник 44 и элемент И 41.Передача данных осуществляется в синхронном режиме, т.е, без ожидания сигнала подтверждения приема данных. Направление передачи данных кодируется разрядными признаками вуправляющем слове. Если процессорявляется источником передаваемых .данных, то после захвата шины данныхпроцессор по входу 73 записывает врегистр слово данных и .служебныесигналы, а на выходе 74 выставляетпотенциальный сигнал разрешения на первый вход элемента И 22. Синхронизирующие импульсы по входу 75 поступают на второй вход элемента И 22.Импульс с выхода элемента И 22 стробирует группу магистральных усилителей-передатчиков 10 и устанавливает на шине 69 данных слово данных, а также одновременно через эле;мент 26 задержки и усилитель-передатчик 30 по выходу 72 выдает импульс сопровождения,После подключения аппаратурного модуля 3 к процессору на регистре 33записывается управляющее слово процессора, содержащее номер подканала. Из регистра 33 по сигналу с дешифратора 38 номер подканала переписывается в регистр 46 и с его выхода поступает на дешифратор 47 блока ком- мутации подканалов фиг.4 ). Сигналы с выходов дешифратора 47 поступают на узел 48 приоритета как сигналы запроса подканала. Узел 48 приоритета реализует принцип обслуживания "первым пришел - обслужен первым".При одновременном поступлении запросов из разных магистралей узел 48 приоритета подключает приоритетную магистраль. Номер выхода приоритетного узла соответствует номеру магистрали, получившей связь с подканалом. Сигнал с выхода узла 48приоритета, поступающий на шифратор 49, преобразует однопозиционный кодномера магистрали в двоичный. Двоичный код номера магистрали с выхода шифратора 49 поступает на адресныевходы группы мультиплексоров-демультиплексоров 50, выполняющих роль двунаправленных коммутирующих элементов30 Если за время одного такта синхронизирующих сигналов ответ на запрос о готовности подканала не приходит, то в регистр 34, в которомформируется слово состояния, записывается указатель Подканал занят".Начальный адрес массива данных поступает их процессора 1 на адресныйсчетчик 52, а конечный адрес массива - в регистр 53.Импульсы сопровождения, поступающие из процессора через коммутатор 5на счетный вход счетчика 52 адреса,увеличивают каждый раэ на единицу 15значение счетчика. Данные, поступающие из процессора, записываются вбуферное запоминающее устройство 51в порядке возрастания адресов. На узле 54 происходит сравнение текущего значения счетчика с содержимымрегистра 53. При сравненииадресов полинии 76 в подканалвыдается сигналоб окончании приема массива данных.Передача данных иэ буферного за 25поминающего устройства 51 по линии 77 через коммутатор 5 в процессор продолжается до тех пор, пока не произойдет сравнения адреса, записанного в регистре 53, со значением счетчика 52, т,е. после передачи . заданного количества слов.Подканал 7 построен на микропрограммном принципе, Иикрокоманда, находящаяся в регистре 63 памяти 35микрокоманды, формирует множество сигналов управления. Адрес следую-. щей микрокоманды получается посредством переноса адресного поля микрокоманды в регистр 62 адреса и . 40 посредством использования мультиплексора 64 для формирования адреса условного перехода в микрокоманде. В подканале для хранения данных используются регистры 58 и 57, а для управляющей информации нспользуются регистры 56 общего назначения, регистры 65 признаков, регистр 60 состояний. Один из регистров 56 общего назначения при выполнении операции передачи данных используется как счетчик байтов.Регистр 65 признаков и регистр 60 состояний хранят данные, необходимые для управления каналом. Арифметико-логическое устройство 59 реализует арифметические операции, необходимые для модификации счета данных, адреса данных, адреса управляющего слова подканала.Операция пересылки данных выполняется по мере поступления из внешнего устройства запросов на обслужи" ваиие, на которые канал выдает ответы, и продолжается до тех пор, пока. содержимое счетчика байтов не станет равньи нулю. После этого подканал выдает в ВУ последовательность сигналов, свидетельствующих об окончании операции.При поступлении байта конечного состояния от ВУ и приема его в регистр 65 узел 64 управления вырабатывает адрес перехода к микропрограмме обслуживания конечного состояния. Далее формируется прерывание, которое выдается в процессор.Все эти операции в интерфейсе авода-вывода выполняются стандарт ной последовательностью.Канал может выполнять канальную программу, состоящую из последовательности командных слов канала, хранящихся в памяти 61 микрокоманд канала.