Лейких

Номер патента: 1840023

Опубликовано: 27.07.2006

Авторы: Агишев, Лейких

МПК: G01S 13/52

Метки: квадратурных, ортогонализатор, сигнала, составляющих

Ортогонализатор квадратурных составляющих сигнала, содержащий последовательно включенные первый умножитель, первый интегратор, второй умножитель, третий умножитель и первый сумматор, последовательно включенные четвертый умножитель, второй интегратор и инвертор, причем первый вход первого умножителя и второй вход первого сумматора объединены и образуют первый вход ортогонализатора, второй вход первого умножителя, второй вход третьего умножителя, первый и второй входы четвертого умножителя объединены и образуют второй вход ортогонализатора, который одновременно является его вторым выходом, выход первого сумматора является первым выходом ортогонализатора, а выход инвертора подключей к второму входу второго умножителя, отличающийся тем,...

Номер патента: 1840049

Опубликовано: 20.07.2006

Авторы: Лейких, Мерзон, Шаронов

МПК: H03G 11/06, H04B 1/10

Метки: амплитудный, ограничитель

1. Амплитудный ограничитель, содержащий первый датчик кода, выходы которого соединены с первыми входами блока сравнения, выход которого подключен к управляющему входу коммутатора, первые входы которого соединены со входом устройства, отличающийся тем, что, с целью уменьшения неравномерности амплитудной характеристики введены первый перемножитель, делитель и блок вычисления модуля, входы двух последних соединены с первыми входами коммутатора, вторые входы которого подключены к выходам первого перемножителя, первые входы которого подключены к первым входам блока сравнения, вторые входы - к выходам делителя, вторые входы которого соединены со вторыми входами блока сравнения и с выходами блока вычисления модуля.2. Амплитудный...

Номер патента: 1839793

Опубликовано: 27.07.2005

Авторы: Лейких, Островский, Поляков

МПК: G01S 7/36

Метки: движущихся, селекции, целей, цифровое

Цифровое устройство селекции движущихся целей, содержащее последовательно включенные фазовый детектор с когерентным гетеродином, аналого-цифровой преобразователь, два блока памяти, вход первого и выход второго из которых подключен к входам сумматора, соединенного своим выходом с входом схемы вычитания, которая своим вторым входом через сдвиговый регистр подключена к выходу первого блока памяти, отличающееся тем, что, с целью обеспечения автоматической подстройки частотной характеристики устройства под спектр помехи, к выходу сдвигового регистра подключен цифровой умножитель, вторым своим входом соединенный с выходом цепи корреляционной обратной связи, состоящей из последовательно включенных цифрового умножителя и интегратора и...