Патенты с меткой «нейрона»

Номер патента: 1737468

Опубликовано: 30.05.1992

Авторы: Евтихиев, Саакян, Серегин, Цитоловский

МПК: G06G 7/60

Метки: деятельности, моделирования, нейрона, целенаправленной

...содержимого ячеек памяти запоминающих блоков 2 - 5 по адресу Х(т), записанному в счетчик 1, при этом из блока 2 считывается число и число случаев, когда после прихода сигнала Хк генерировалась команда У = 1 в момент времени т+ 1 на выходе устройства и поступала награда М = 1 в момент времени 1+ 2, где У - 0,1, й - 0,1, а= 1, 2, 3, Из блока 3 считывается число и+ - число случаев, когда после прихода сигнала Х" устройством генерировалась команда У = 1, но на 5 вход ч не поступала награда, ч = О, Изблока 4 считывается число и - число случаев, когда после прихода сигнала Х команда У не вырабатывалась, а награда й поступала. Из блока 5 считывается число и = число 10 случаев, когда после прихода сигнала Х команда У устройством не...

Номер патента: 1815658

Опубликовано: 15.05.1993

Авторы: Жуков, Лаврова, Савельев, Савельева

МПК: G06G 7/60

Метки: моделирования, морфодинамического, нейрона

...Аналогично сигнал с входа А проходит через правый сумматор 27 и замкнутый сигналом с входа С левый ключ 26 левого от входа А блока 24 (фиг.З) на левый перекрестный выход этого блока и с него на правый перекрестный вход левого от входа С блока 24 моделирования морфодинамики и в нем поступает на неинвертирующий вход сумматора - вычитателя 28, с выхода которого поступает на интегратор 29 этого блока, увеличивая, тем самым, положительным напряжением постоянные времени и коэффициент затухания соответствующих ему элементов задержки 20 и 21 прямой 17 и обратной 19 цепей блока 7 моделирования дендрита. Конденсаторы интеграторов 29 заряжаются очень медленно, при этом происходит медленное изменение постоянных времени задержки и...

Номер патента: 1831715

Опубликовано: 30.07.1993

Авторы: Стадников, Тарануха

МПК: G06G 7/60

Метки: моделирования, нейрона

...входами сумматоров 151, 152, выходы которых соединены с одноименными входами сумматора 16, выходы которого соединены с одноименными входами первой группы сумматора 16, Выходы четырехразрядного сумматора 16 соединены со сдвигом вправо на один разряд со входами регистра 18, группа выходов (старшие разряды) которого соединена со второй группой входов четырехразрядного сумматора 17. Один вход знакового разряда регистра разрядной суммы 18 соединен со старшим разрядом четырехвходового сумматора (знаковым разрядом) и через инвертор с одним входом элемента И 19, второй вход которого соединен с одним выходом 34 блока управления, выход элемента И 19 соединен с входом синхронизации триггера 20, единичный выход которого является выходом...