Устройство приоритетного прерывания

(51 ОСУДАРСТВЕННОЕ ПАТЕНТЕДОМСТВО СССРОСПАТЕНТ СССР) Ни фД 1"М,ОБ О ЕЛЬСТ сте 1 С сш ПРЕительвано в еееай К АВТОРСКОМУ СВ(71) Научно-исследовательский инстистемных исследований АН СССР(57) Изобретение относится к вычислной технике и может быть использо Изобретение относится к вычислительной технике и может быть использовано вмикропроцессорных вычислительных системах для обслуживания запросов на прерывание 0-шины и шины ЧМЕ.Целью изобретения является расшире-ние области применения за счетсовместнойобработки запросов различных магистралей,На фиг, 1 представлена функциональная схема устройства; на фиг. 2 - функциональная схема узла обработки запроса; нафиг, 3 - первая временная диаграмма работы устройства; на фиг. 4 - вторая временнаядиаграмма работы устройства; на фиг, 5 -выходные характеристики устройства приобслуживании запросов шины ЧМЕ,Устройство (фиг, 1) содержит вход 1 на"чальной установки угтройства, первый блок2 приоритета, первый управляющий вход 3,микропроцессорных вычислительных системах для обслуживания запросов напрерывание О-шины и шины ЧМЕ. Цель изобретения - расширение области применения устройства за счет совместной обработки запросов различных магистралей.Устройство приоритетного прерывания содержит два блока приоритета, элемент НЕ, элемент ИЛИ-НЕ, одновибратор, группу элементов ИЛИ, пять элементов И, два элемента ИЛИ, элемент задержки, два дешифратора.и блок элементов задержки, Устройство позволяет совместно централизованно обрабатывать запросы на прерывание как О-шины, так и шины ЧМЕ. 1 з.п.ф-лы, 5 мл.О вход 4 подтверждения прерывания, элемент ИЛИ-НЕ 5, одновибратор 6, элемент ИЛИ 7, группу и+а элементов.ИЛИ 8, первую группу запросных входов 9, первую группу входов 10 приоритета, вторую группу 11 запросных входов, вторую группу входов 12 приоритета, второй блок 13 приоритета, первый элемент И 14, выход 15 запроса на прерывание, второй элемент И 17, первый дешифратор 18, третий элемент И 19, элемент 20 задержки, выход 21 ответа, элемент НЕ 22, выход 23 расширения, первые адреснь 1 е вь 1 ходы 24, вторая группа выходов 25 подтверждения прерывания, четвертый элемент И 26, второй дешифратор 27, выход 28 занятости, второй элемент ИЛИ 29, пятый элемент И 30, второй управляющий вход 31, третий управляющий вход 32, вторую группу адресных выходов 33, блок 34 элементов задержки, группу управляющих вь 1 ходов 35.1793440 3Каждый из и+а узлов обработки запросов первого 2 и второго 13 блоков приоритета содержиттриггер О-типа 36, элемент И-Н Е 37, И 38.Заявленное устройство позволяет построить (и+в)-уровневую векторнуюсистему прерываний с возможйостью маскирования и реалйзовано в двухвариантах:"для и = 1, а = 7, (= 8., (Кцакс. 16),фея п = 3, а = 7, с = 8, формируй восьмираэряд. ный адресвектора прерь вайия процессору, работающемупо О шине(микроЭВМ "Электроника", микропроцессоры 1806 ВМ 2, 1801 ВМ 2, 1801 ВМЗ). В качестве элементной базы использованы микросхемы 533, 556, 559 серий; Могут бйтьтакже использованы микросхемы К 155, К 555 серий,Одновибратор 6 реализован на.микросхеме 533 АГЗ:(555 АГЗ) ио схеме, приведенной в справочнике Шило В,Л. Популярные цифровые микросхемы, 1988; с 189, табл1.115 и с,190, рис.1.138 г, для запуска по положительному перепаду (из логического "0" в логическую "1") входного сигнала, Учитывая, что время цикла записи-чтения, приема адреса вектора прерывания в указанных выше микроЭВМ составляет примерно 1,5.2,5 мкс, длительность импульса высокого уровня на выходе.одновиб ратора 6 выбирается равной 37 мкс. Для построения йервого и второго дешифраторов 18 и 27 использованы постоянные запоминающие устройства (ПЗУ) 556 РТ 5 емкостью 4096 бит с организацией 512 8 и открытым коллектором; Для реализации устройства при п = 3, а -- 7 используется 556 РТ 6 с организацией 2 К 8 и откоытым коллектором, Первый; вторые и третьи управляющие входы первого дешифратора 18 и первый и вторьгеуправляющие входы второго дешифратора 27 подключены к адресным входам соответственно первого и второго ПЗУ, Неиспользованные адресные входы второго дешифратора 27 соединены с нуле вой шиной источника питания. Выходами дешифраторов 18, 27 являются выходь 1 информационных разрядов ПЗУ, причем каждый из выходов ПЗУ соединен через резистор 13 кОм с напряжением питания +5 В, Четыре уйравляющих входа первого и второго ПЗУ соединены с шинами питания устройства согласно режиму считывания.Восьмиразрядный адрес вектора прерывания на выходе первого дешифратора 18 и семь управляющих сигналов на выходе второго дешйфратора 27 программируются пользователем в зависимости от кодов сигналов на первых и третьйх входах дешифратора 18 и первых входах дешифратора 27.При этом на вторых управляющих входах данных дешифраторов сигнал логического "О". При наличии на вторых управляющих входах первого 18 и второго 27 дешифра торов сигналов логической "1" на выходах 5 данных дешифраторов (ПЗУ) также сигна. лы логической "1" (высокого уровня) прилюбой комбинации входных сигналов на входах 1, 3.Элемент 20 задержки реализован на бу ферном элементе без инверсии, с открытымколлектором микросхемы К 155 ЛН 4, На входе буферного элемента установлена интегрирующая цепочка, состоящая из резистора и конденсатора, причем входом элемента 20 1.5 задержки является первый вывод резистора, второй вывод которого соединен с входом буферного элемента и первым выводом конденсатора, второй вывод которого соединен.с нулевой шиной источника питания, 20 Выходом элемента задержки служит выходбуферного: элемента, соединенный с первъм выводом резистора порядка 1 кОм, второй вывод которого соединен с напряжением источника питания +5 В, Вы бором номинала резистора и,конденсатораинтегрирующей .цепочки осуществляется выбор времени задержки, равной 0;1;0,2 мкс,Блок 34 элементов задержки состоит из ЗО трех элементов задержки для сигналов 35,Каждый из элементов задержки блока 34 реализован аналогично элементу 20 задержки. Время задержки каждого из элементов задержки блока 34 составляет 3560 нс.35 При необходимости (большой загруженности 0-шины и шины ЧМЕ выходные сигналы 15, 16, 23, 24; 25, 28, 33, 35 также следует подключить к магистралям через буферные элементы микросхемы К 155 Л Н 4.40 Следует отметить, что работой заявляемого устройства управляет микроЭВМ, имеющая системный канал (магистральный интерфейс) О-шины, являющийся упрощенным вариантом интерфейса "Общая шина" 45 (ГОСТ 26765,51-8), Заявляемое устройствообеспечивает также обработку запросов на прерывание программы устройств ввода- вывода, имеющих системный канал шины ЧМЕ, являющийся в настоящее время един ственным международным стандартом для8, 16, 24, 32 разрядных микропроцессорных систем (4, 5).При,этом сигналы 1, 3, 4, 9, 15, 21,23, 24являются магистральными сигналами 0-ши ны, Сигналы 11, 28, 31, 32, 33, 35 являютсямагистральными сигналами шины ЧМЕ.Входные сигналы первой 10 и второй 12групп приоритета могут задаваться как с помощью дополнительного регистра приоритета, управляемого магистральными1793440сигналами, так и с помощью перемычек(на- нала запроса 15 (фиг. 3), поступающего на личие логической "1 и блокирует обработку вход запроса на прерывание процессора. соответствующего запроса на прерывание, Процессор удовлетвбряет требование заналичие логического "Ои разрешает обслу- проса на прерывание, вырабатывая сигналы живание запроса), . 3, 4 низкого уровня, что в свою очередь,Устройство работает следующим обра- вызывает появление на выходе элемента зом (фиг. 1). ИЛИ-НЕ 5 сигнала высокого уровня, запуПосле подачи напряжения питания про- скающг егогодновигбратор 6. Сигнал с выхода цессор формирует сигнал .начальной уста- одновибратора б, поступая на первый вход новки и 1" низкого уровня, который 5 элемента ИЛИ 7, снимает требование заустанавливает в исходное (начальное) со- проса на прерывание 15 и блокирует поступ- стояние и+в узлов обработкизапросов пер- ление запросов 9, 11 на третьи входы узлов вого 2 и второго 13 блоков приоритета, обработкизапросовнапрерываниепервого поступая на третьи входы каждого узла и 2 и второго 13 блоков приоритета. Сигнал соответственно на В-входы триггеров О-ти подтверждения прерывания с выхода элепа 36 (фиг. 2). При этом на первых и вторых мента ИЛИ-НЕ 5 поступает также на второй выходах каждого из узлов обработки запро- вход первого узла обработки зап роса первосов формируются сигналы высокого уровня, го блока 2 прйоритета и соответственно на натретьих выходах - сигналы низкогоуров- первые. входы элементов И-НЕ 37, И 38, с ня. Одновременно устанавливаются в ис помощью которых анализируется состояние ходное состояние источники прерывания и триггера О-типа Зб данного узла; Поскольку на входах 3, 4, 9, 11, 31, 32 заявляемого - триггерО-типа 36 первого узла обработки устройстваформируютсятакжесигналы вы-запроса первого блока 2 приоритета устасокого уровня. Каждое устройство (источ- новленвисходноесостояние,тосигналподник), требующее прерывание и 20 тверждения прерывания поступает на формирующее запрос на прерывание, име-выход элемента И 38 и соответственно на ет подпрограммуобслуживания, хранящую-, третий выход данного узла, Далее сигнал ся в ПЗУ микроЭВМ, вход в которую подтверждения прерыванйя поступает на осуществляется автоматически с помощью второй вход второго узла обработки запроса вектора прерывания. В случае и = 2, гп = 2, К 25 первого блока 2 приоритета, Так как триггер = 8 заявляемое устройство обслуживает два О-типа 36 данного узла установлен в едизапооса на прерывайие "9 0-шины 1 ИТ 1, ничное состояние, то дальнейшее прохож 1 ИТ 2 с приоритетами 10 П 1, П 2 и два зап юса дение.сигнала подтверждения прерывания на прерывание 11 шины ЧМЕ, 1 3 И 1, 1 802 блокируется и на выходе элемента И-НЕ 37 с приоритетами 12 Пз, П 4. Маскирование 30 и соответственно втором выходе второго уз(запрет обслуживания) запроса осуществля- ла обработки запроса первого блока 2 прие ся подачей логической "1 и на входы при- оритета формируется выходной сигнал Р 2 оритетов 10, 12, разрешение обслуживания : первой группы подтверждения прерывазапросов - подачей логического и 0". Про- .ния 16 в виде потенциала низкого уровня, цесс обслуживания прерывания начинается 35 По данному сигйалу источник прерывания по окончании сигнала 1 (появление потен- снимает запрос на прерывание. Одноврециала высокого уровня) в момент появления менно на выходе:элемента И 17 формирует- запроса на прерывание одной из групп за-ся сигнал низкого уровня, поступающий на . просов 9, 11. При появлении запроса 1 ИТ 2 первый вход элемента И 19, вызывая появпервой группы запросов 9 и отсутствии ма ление сигнала низкого уровня на его выхоскирования поданномузапросуна выходе де. В результате на выходе первого второй схемы ИЛИ группы элементов ИЛИ дешифратора 18 появляется восьмиразряд появляется сигнал низкого уровня, посту- ный код адреса вектора прерывания 24, попающий на третий вход второго узла обра- ступающий на магистральные линии ботки запроса первого блока 2 приоритета. 45 АДОАД 7 0-шины; Далее на выходе элеДанный сигнал уотанавливаеттриггер й.ти. мента 20 авдержки появляется сигнал Отвела 36 в единичное состояние и на инверс- та 21 устройства йру, Процессор ном выходе триггера О-типа Зб и принимает адрес вектора прерывания 24 и соответственнопервомвыходевторогоузла. снимает сигналы 3. 4. При этом на выходе обработки запроса первого блока 2 приори элемента И-НЕ 37 и соответственно на втотета появляется сигнал низкОго уровня, по- ром. выходе второго узла обработки запроса ступающий на второй вход элемейта И 14. первого блока 2 приоритета появляется сигСигнал низкого уровня на выходе элемента нал высокого уровня, по фронту которого И 14, поступая на второй вход элемента (переход из низкогоуровня в высокий) про- ИЛИ 7, вызывает появление выходного сиг исходит установка триггера О-типа 36 в ис1793440 7ходное состояние. Заявляемое устройство завершает передачу адреса вектора и снимает сигнал 21. По окончании импульса на выходе одновибратора 6 заявляемое устройство вновь выставляет выходной сигнал 15 при наличии запросов (требований) внешних устройств, поступающих на первые 9 или вторые 11 запросные входы, При появлении запроса 1 ВС 12 второй группы запросов 11 и отсутствии маскирования по . данному запросу на выходе элемента ИЛИ группы элементов ИЛИ 8 появляется сигнал низкого уровня, поступающий на третий входвторого узла обработки запроса второго блока 13 приоритета, В результате на первом выходе второго узла обработки запроса появляетСя сигнал низкого уровня, поступающий на четвертый вход элемента И 14, что вызывает появление выходного сигнала запроса. 15 (фиг. 4). По выполнении очередной команды процессор удовлетворяет требование запроса, вырабатывая сигналы 3, 4, также Низкого уровня (нулевой потенциал). Сигналом вьсокого уровня с выхода элемента ИЛИ-НЕ 5 запускается одно- вибратор 6, Требование запроса на :прерывание 15 снимается, Блокируется также поступление запросов на третьи входы узлов обработки запросов на прерывание первого 2 и второго 13 блоков приоритета.Далее сигналом с выхода элемента ИЛИ-НЕ 5 последовательно по приоритету опрашиваются узлы обработки запросов первого блока 2 приоритета и первый узел обработки запросов второго блока 13 приоритета.При отсутствии зафиксированных запросов в более высокоприоритетных узлах обработки запросов сигнал подтверждения прерывания поступает на второй вход второго узла обработки запроса второго блока 13 приоритета, на втором выходе которого появляется потенциал низкого уровня, Данный сигнал входит в состав второй группы выходов 25 подтверкдения прерывания и поступает на вход источника запроса на прерывание 1 ЯС 12, Одновременно сигнал низкого уровня поступает на второй вход элемента И 26. При этом на выходе данной схемы формируется сигнал низкого уровня, являющийся выходом 28 занятости устрой-.ства, поступающий на второй управляющий вход второго дешифратора 27, При этом на выходе второго дешифратора 27 формируются выходные сигналы согласно фиг. 5. Выходные сигналы 33, 35 поступают на шину ЧМЕ. Получая подтверждение 25, источник запроса 1802 проверяет выполнение следующих условий: соответствует ли его приоритет уровням на линиях А 01 АОЗ, ожидаемая разрядность данных (линии 050, ОЯ 1,РттОРО) больше или равна разрядности егослова-статуса,Если все условия выполнены, источниксообщает об этом, устанавливая на линиях5 шины ЧМЕ второй 31 и третий 32 управляющие сигналы низкого уровня. В результатена выходах элемента И 30, элемента ИЛИ 29и элемента И 19 формируются сигналы низкого уровня, На выходах первого дешифра 10 тора 18 формируется адрес векторапрерывания 24, а на выходе элемента 20задержки - сигнал ответа 21 устройства,Процессор принимает адрес вектора прерывания 24 и снимает сигналы 3, 4, что приво 15 дит к появлению сигнала высокого уровняна втором выходе второго узла обработкизапроса второго блока 13 приоритета. Приэтом триггер О-типа 36 данного узла устанавливается в исходное (начальное) состоя 20 ние, Сигнал высокого уровня появляется навыходе элемента И 26 и выходе 28 устройства, Данный сигнал блокирует работу второго дешифратора 27 и на его выходах ивыходах 33, 35 устройства в целом также25 появляются сигналы высокого уровня, чтоприводит к снятию источником прерываниясигналов 31 или 32. Учитывая высокую скорость работы устройства ввода-вь 1 вода,имеющих интерфейс шины ЧМЕ (минималь 30 ное время цикла равно 100 нс), время обслуживания сигналов запроса шины ЧМЕпроцессором С 1-шины составляет примерно. 23 мкс. Следует отметить, что запрос шины ЧМЕ сохраняется в течение 2 мкс по35 окончании его обслуживания (фиг, 4). В течение этого времени процессором выполняется подпрограмма обслуживанияпрерывания (не определяется протоколомЧМЕ). При этом одновибратором 6 обеспе 40 чивается блокировка формирования вбходного сигнала 15 запроса устройства.Заявляемое устройство обеспечиваетпоследовательное обслуживание запросовна прерывание 0-шины и шины ЧМЕ с воз 45 можностью наращивания данных устройств. В этом случае выходной сигналрасширения 23 первого устройства приори тетного прерывания является входным сигналом 4 второго устройства приоритетного50 прерывания, Наивысшим приоритетом обслуживания запросов 0-шины обладаетпервыйвход первой группы запросов 9, наинизшим - и-й вход. Наивысшим приоритетом обслуживания запросов шины ЧМЕ55 также обладает первый вход второй группызапросов 11, наинизшим - п 1-й вход, Поскольку шина ЧМЕ имеет семь линий (уровней) запросов на прерывания, то линия снаивысшим приоритетом соединяется спервым входом второй руппы запросов 11.1793440 10 Выбором и формированием выходных адресных 33 и управляющих 35 сигналов заявляемое устройство обеспечивает Формула изобретения 1. Устройство приоритетного прерывания, содержащее первый блок приоритета, состоящий из и (п - число запросных входов первой группы) узлов обработки запросов, элемента НЕ и первого элемента И, причем первые входы и узлов обработки запросов объединены и является входом начальной установки устройства, о т л и ч а ю щ е е с я тем, что, с целью расширение области применения устройства за счет совместной обработки запросов различных магистралей, в него введены элемент ИЛИ-НЕ, одновибратор, второй блок приоритета, состоящий из в в - число запросных входов второй группы) узлов обработки запросов, группа элементов ИЛИ; второй, третий, четвертый и пятый элементы И, первый и второй элементы ИЛИ, элемент задержки, два дешифратора и блок элементов задержки, причем первый вход элемента ИЛИ-НЕ является первым входом устройства для подключения к шине ввода первой магистрали, второй вход ИЛИ-НЕ является вторым входом устройства для подключения к шине подтверждения прерываний первой магистрали, выход элемента ИЛИ-НЕ соединен с входом одновибратора и вторым входом первого узла обработки запроса первого блока приоритета, выход одновибратора соединен с первым входом первого элемента ИЛИ и первыми входами элементов ИЛИ группы, выходы которых соединены с третьими входами соответствующих узлов обработки запросов первого и второго .блоков приоритета, вторые входы элементов ИЛИ с первого па и-й элементов ИЛИ являются первой группой запросных входов устройства, третьи входы элементов ИЛИ с первого по п-й группы элементов ИЛИ являются первой группой входов маскирования устройства, вторые входы элементов ИЛИ с и-го по в-й группы элементов ИЛИ являются второй группой запросных входов устройства, третьи входы элементов ИЛИ с и-го по.а-й группы элементов ИЛИ являются второй группой входов маскирования устройства, первые входы узлов обработки запросов второго блока приоритета соединены с первыми входами узлов обработки запросов обслуживание запросов внешних устройств, имеющих йнтерфейс шины ЧМЕ сдлиной слова 8, 16, 24, 32 бит. первого блока приоритета, первые выходы узлов обработки запросов первого и второго блоков приоритета соединены ссоответствующими входами первого элемента И, выход которото соединен свторым входом первого элемента ИЛИ, выход которого является выходом устройства для подключения к шине запроса на прерывание первой магистрали, вторые выходы узлов обработки запросов первого блока приоритета соединены с соответствующими входами второго элемента И, первой группой информационных входов первого дешифратора и являются первой группой выходов подтверждения прерывания устройства, третий выход 1-го ( = 1, и) узла обработки запросов первого блока приоритета соединен с вторым входом (+1)-го узла обработки запросов, третий выход п-го узла обработки запросапервого блока приоритета соединен с вторым входом первого узла обработки запроса второго блока приоритета,третий выход п-го узла обработки запроса которого соединен с входом элемента НЕ, выход которого является выходом расширения устройства, выход второго элемента И соединен с первым входом третьего элемента И, выход которого соединен со стробирующим входом первого дешифратора и входом элемента задержки, выход которого является выходом устройства для подключения к шине ответа первой магистрали, выходы первого дешифратора являются выходами устройства для .подключения к шинам адреса первой магистрали, вторые выходы узлов обработки запросов второго блока приоритета соединены с соответствующими входами четвертого элемента И, второй группой информационных входов первого дешифратора, первой группой информационных вхОдов второго дешифратора и являются второй группой выходов подтверждения прерывания устройства, выход четвертого элемента И соединен с первым входом второго элемента ИЛИ, вторым стробирующим входом второго дешифратора и является выходом устройства для подключения к шине занятОсти второй магистрали, первый вход пятого элемента И является входом устройства для подключения к шине подтверждения данных второймагистрали, второй вход пятого элемента И является третьим управляющим входом устройства для подключения к шине ошибки передачи второй магистрали, выход пятого элемента И соединен с вторым входом второго элемента ИЛИ, выход которого соединен с вторым входом третьего элемента И, первая группа выходов второго дешифратора является группой выходов устройства для подключения к шинам адреса второй маги. страли, вторая группа выходов которого соединена с соответствующими входами блокаэлементов задержки, выходы которого являются группой выходов устройства для подключения к шинам синхронизации адреса, стробом данных второй магистрали, третий выход 3-го Д - 1, а) узла обработки запросов второго блока приоритета соединен с вторым входом 0+1)-го узла обработки запросов. 2, Устройство по и. 1, о т л и ч а ю щ е ес я тем, что узел обработки запросов содержит триггер, элемент И-НЕ и элемент И, причем В-вход триггера является первым входом узла обработки запросов, первые входы элементов И-НЕ, И соединены между собой и являются вторым входом узла обработки запросов, Я-вход триггера является, третьим входом узла, прямой выход триггера соединен с вторым входом элемента ИНЕ, инверсный выход триггера соединен с вторым входом элемента И и является первым выходом узла обработки запросов, выход элемента И-НЕ соединен с синхровходом триггера и является вторым выходом узла обработки запросов, информационный входтриггера соединен с шиной логического нуля устройства, выход элемента И является третьим выходом узла обработки запросов.1793440 едактор С. Кулака ова ГКНТ СССР Производственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина, 101 аказ 505 ВНИИП оставитель Ю. Ланцовехред М.Моргентал Корректс Тираж Подписноеосударственного комитета по изобретениям и открытиям 113035, Москва, Ж, Раушская наб., 4/5