Устройство для обнаружения и исправления ошибок в кодовой последовательности

Изобретение относится к области вычислительной техники и предназначено для применения в цифровых вычислительных машинах, их памяти и устройствах обмена информацией,а также в каналах связи сетей ЗВМ для повышения верности информации.Целью изобретения является расши,рение функциональных возможностей 1 О : путем обеспечения режима кодирования информации и повышения помехоустой 1 чивости за счет исправления плавающей" групповой ошибки.На чертеже представлена структур ная схема устройства.Устройство содержит информационный вход 1, тактовый вход 2, элемент НЕ 3,. элементы И 4 и 5, элемент ИЛИ 6, регистры 7-9, блок 10 памяти, группу накапливающих сумматоров 11, вход 12 режима кодирования, коммутатор 13, группу регистров 14, группу коммутаторов 15, элемент ИЛИ 16, умножитель 17, блок 18 сравнения, блок 19 пама ти, элемент НЕ 20, коммутаторы 21-23, группу 24 элементов ИЛИ, регистр 25, элемента И 26 и 27, элементы ИЛИ 28 и 29, элемент НЕ 30, элемент И 31, элемент ИЛИ 32,. счетчик 33 импульсов, дешифратор 34, элемент НЕ 35, элемент 36 задержки, элементы И 37-40, элементы ИЛИ 41-43, счетчик 44 импульсов, дешифратор 45, счетчик 46 импульсов, дешифратор 47, триггер 48, элемент ИЛИ 49, группу 50 формирователей сигналов, элемент И-НЕ 51, элемент И 52, элемент 53 задержки, элемент ИЛИ 54, элемент И 55, элемент ИЛИ 56, блоки57 и 58 памяти, элемент 59 задержки, 40 выход 60 устройства, вход 61 режима декодирования.Устройство для обнаружения и исправления ошибок реализует код условных вычетов или ВУ-код, в котором информационная часть сообщения (слова, числа), представленного в любой системе счисления например двоичной,Фили в виде. любого кода, представленного в в де набора цйфр, сопрово да ется, как и при известных способах контроля по модулю, контрольным числом. В отличие от известных способов при расчете контрольного признака используются элементы теории остаточ 55 ных классов, что и дает название коду - код условных вычетов. В отличие от известных способов процессы получения контрольного признака - кодирования и процесс обнаружения и исправления ошибок- декодирования заключаются в следующем.Исходный код разбивается на определенное число групп разрядов и, каждая из которых условно рассматривается как остаток от деления некоторого числа А на набор взаимно простых оснований Р,РР. Таким образом, исходный код, например двоичное число А, представляется в виде условного числа.А = ККО" ли условно считается числом в системеостаточных классов, в котором Ы;остаток от деления условного числаА двоичный код которого соответстУ1,вует исходному числу А , на наборусловных оснований Р, (х=1,2п),а величина условных оснований выбирается так, что выполняется условиеР3 2 , где Б, - разрядность д"йгруппы.Для обнаружения ошибок в такомчисле А необходимо введение избыточности, используя остаток Ф= с отделения числа А на дополнительное основание - контрольный модуль 4. Вычисление этого остатка может бытьосуществлено по известным в остаточных классах правилам.Из теории остаточных классов известно, что при условиигде Р - наибольшее условное основаиние из их совокупности, возможно обнаружение ошибок любой кратности в одном из оснований числа А с вероятностью равной единице.гПредставление исходного кода А совместно с контрольным признаком (С 8 в виде условного слова в системе остаточных классов (код условных вычетов) позволяет использовать для обнаруживания ошибок то,что любое искажение условного кода по одному из условных оснований переводит условное число А из диапазона (С,Р) в диапазон (Р,Р 8), где Й Р=Р. При этом исходное условное число А увеличивается на величину 1;К;, где К,=Ра/Р;, т.е. искаженное число1580568 лфА ф А + 1 ффКф9 К;В;ееюев К ( К причем так как 15 4А (Р.К,Отсюда видно, что неискаженныечисла удовлетворяют условию Это условие позволяет организовать контроль информации с определением фавта наличия либо отсутствия ошибки. Для доказательства этогоФ представляют контролируемое число А с помощью ортогональных базисов так, что гдеКРя,- знак, который означаетвычисление остатка от деления х на у;В" ортогональные базисы выб 1раиной системы остаточныхклассов, удовлетворяюциеусловиям щ - "вес" 1-го ортогонального ба зиса, определенный так, что Представляют (3) в виде где квадратные скобки означают вычисление целой части соответствующего выражения. Тогда условие (2) может. быть записано в виде С учетом (4) после несложных преобразований получают 1где- контрольное основание, аКпороговая константа.М шВеличины -- (=1,2и) могутбыть вычислены заранее и записанысоответствующим образом в блок памяти. Обозначают1 :через 2 и рассматривают, как исправляются ошибки в сообщениях, представленных в ВУ-коде. Пусть ошибка В условном остатке по 1-му основанию,тогда вычисляют величину Исходя иэ полученного результата, может быть вычислена величина поправки к неправильному условному ос- татку где К; К/Р;,Величины К и К, являются достаточф 0 но большими числами и поэтому для сокращения разрядности целесообразно использовать преобразование при котором оба множителя меньше Р;,т,е. становятся малоразрядными. Далееостается только скорректировать1 50 на Ьр, и при этом получается правильный результат. Важно отметить, что Ь М; может вычисляться для всех условных остатков, 55 однако правильным оно будет лишь дляодного искаженного остатка. Поэтому важно решить какой остаток"правильный, а какой искаженный, те. определить место искажения. Для этогоможно обе части выражения (5) умножить на Р:РЕР с - ,1Если остаток по основанию Р" искажен, то это неравенство выполняется. Таким образом проводя такое сравне О ние, можно найти место ошибки.Для этого при разбиении исходного кода на группы первые 9 групп получают как первые условные вычеты по основанию Р вторые групп - как вторые условйые вычеты по основанию Р и так далее, т.е. каждые 1=е(х=1,2 ,и)групп рассматриваются как условные вычеты по основанию Р . Таким образом, исходный код представ- ляется как Я перемеживающихся условных слов (каналов) в остаточных классах по и групп в каждом. Для каждого из этих каналов (условных слов) рассчитывается контрольный признак (К = 25В. = Ыд). Полученные., контрольных признаков приформировываются к исходному коду. При этом ни структура, ни величина исходного кода не меняются. Тогда любая групповая ошибка крат- З 0 ности (-1)Б+1, где Б - число разрядов в условных группах, вызывает искажение не более Б разрядов в одной из групп каждого или некоторых из каналов. Как показано, такая ошибка в каждом из каналов легко обнаруживается и исправляется.Обнаруживающие и исправляющие возможности кода определяются величиной я ф поз тому для увеличениянадо ли 40 бо увеличивать разрядность остатка по контрольному основанию, либо использовать составные контрольные основания, например, малоразрядных чисел. 45В предлагаемом устройстве выбраны два контрольных основанияК: - ьи и+а0Регистр 9 предназначен для приема подгрупп-остатков по рабочим и по контрольным основаниям, а регистр 8 - только для приема двух старших разрядов подгрупп-остатков.по контроль 55 ным основаниям.Блок 10 памяти служит для табличного расчета дробной частй произведения числа ; - остатка по какому 3 П 1 либо основанию,на константу в . Выборка дробной части -го произведения происходит по четырехразрядному адресу, формируемому счетчиком 44 импульсов.Накапливающие сумматоры 11, управляясь группой 50 формирователей, по очереди принимают каждую ф -ю дробнуюШчасть произведения (и формируютР1суммуПри этом накапливается толькодробная часть суммыРегистры 14 предназначены для приема Е после формирования сумм и содержат по 1 разрядов.Группа коммутаторов 15 предназначена для поочередного разрешения каждому изсформированных Е поступить. на 1-разрядный умножитель 17, который вычисляет произведение С=ЕР; в режиме "Декодер" и 1=ЕР, Р, где Ри Р соответственно первое и второе контрольные основания, в ре.жиме "Кодер". Блок 18 сравнения вы" полняет функции сравнения двух чисел." дробной части произведения С сР,константой в , и его знаковый разрядКявляется выходным сигналом этого элемента.Устройство может работать в режимах "Кодер" и "Декодер". Режим "Кодер" предназначен для формирования из информации кода условных вычетов - Ву-кода, т.е. вычисления остатков йо контрольным основаниям и передачи их вместе с информацией потребителю. Режим "Декодер" предназначен для декодирования информации, исправления ошибок и выдачи только информационной части сообщения, т.е. остатков только по рабочим основаниям. В каждом из режимов можно четко выделить два цикла работы.Устройство работает следующим образом.В режиме "Декодер" исправляются ошибки в остатках по рабочим основа 158056820 35 ниям, а в режиме "Кодер" - в остатках по контрольным основаниям,которые заранее выбираются неточными (например, нулевыми), т.е. принципиальной разницы в работе устройства в различных режимах нет. Рассматривают работу устройства в режиме "Декодер" и потом отмечают небольшие различия режима "Кодер" (они в основ ном связаны с порядком приема и выдачи информации)В исходном положении при отсутствии сигналов "Кодер" или "Декодер" элементы ИЛИ 29 и НЕ 30 формируют сигнал общего сброса устройства в нуль. При этом производится установка в нуль регистров 7-9, накапливающих сумматоров 11, регистров 14, триггера 48, счетчиков 33,44 и 46 через элементы ИЛИ 32 и 43 соответственно./При приходе сигнала на вход 6 1 режима декодирования начинается первый цикл работы, Единичный сигнал на 25 выходе логического элемента ИЛИ 29 разрешает подачу синхроимпульсов через логический элемент И 3 1 на счетчик 33 и регистр 7. Элемент НЕ 30, инвентируя этот единичный сигнал, снимает сигнал общей установки в нуль. Начинается работа первого цикла. Номер цикла характеризует состояние триггера 48. Если триггер 48 находится в нулевом состоянии, то единичный сигнал,с его инверсного выхода поступает вместе с единичным сигналом на входе 61, на вход элемента И 40 и через элемент ИЛИ 42 на вход элемента И 5. Там этот единич ный сигнал разрешает запись информации в последователъном коде в регистр 7 с ее последующий сдвигом синхроимпульсами, а элемент НЕ 3 ин" вентирует этот сигнал и нуль на его 45 .выходе, поданный на вход элемента И 4, запрещает организацию режима циклического сдвига для регистра 7, Таким образом, пока триггер 48 находится в нулевом состоянии, регистр 7 записывает информацию из канала,Счетчики 33,44 и 46 первоначально установлены в нулевое состояние. С .приходом каждого синхроимпульса изменяется состояние счетчика 33. С приходом Я-го синхроимпульса единица55 на 3-1-и выходе, дешифратора 34 совпадает с единицей на входе элемента И 37, которая сформирована элементами ИЛИ 49 и НЕ 35, так как дешифратор 45 находится в нулевом состоянии (единица на нулевом выходе) и единичный сигнал, пройдя через элемент ИЛИ 41, разрешает запись Б накопившихся в регистре 7 элементов сообщения в регистр 9, изменяет на единицу состояния счетчика 46 и дешифратора 47 и, проходя через элемент ИЛИ 32, устанавливает в нуль счетчик 33.Код записанной подгруппы вместе с двоичным кодом номера группы составляют адрес блока 10 памяти, который находится в состоянии постоянной выбор" ки. Из блока 1 О памяти выбирается дробшная часть числа й,в , где 1 - номер1подгруппы х-Й группы, и по 1-разрядным шинам подается на все накапливающие сумматоры 11. Тем временем на выходе дешифратора 47 появляется единица, которая, проходя через второй формирователь группы 50, превращается в сигнал такой длительности, которая не позволяет произвести многократной записи информации в накаплит вающие сумматоры 11. Когда 0; -" попадает на все накапливающие сумматоры 11, происходит выборочная запись в данном случае в один иэ накапливающих сумматоров 11.Далее приходят еще-1 подгруппы первой группы, которые благодаря разным состояниям дешифратора 47 записываются в разные накапливающие сумматоры 11 и, в результате, после про- хождения первой группы в каждом накапливающем сумматоре 11 имеется свое число.Вместе с сигналом записи последней подгруппы в данной группе формируется сигнал изменения на единицу состояния счетчика 44 и дешифратора 45. Так накапливается в накапливающих сумматорах информация по всем рабочим основаниям.Остатки по контрольным основаниям содержат Я+т разрядов и устройство функционирует при обработке этой информации также, только счетчик 33 должен считать до Я+г. Это организуется следующим образом. При окончании записи последней подгруппы по рабочему основанию на и выходе дешифратора 45 устанавливается единица, которая соответствует началу обработкиБ+г-разрядных подгрупп. Эта единица, проходя через элементы ИЛИ 49 и НЕ 35, запрещает появление единицы на выходе элемента И 37 и после накопления Я разрядов информации. Сигнал с выхода элемента ИЛИ 49, поданный на вход элемента И 38, дает возможность счетчику 33 считать до 8+г+1, а потом ,единица, полученная на выходе дешифратора 34, повторяет функции единицы на выходе элемента И 37, но, кроме этого, еще разрешает запись т старших разрядов остатка по контрольному основанию в регистр 8. При этом после такого такта в регистрах 8 и 9 находится остаток по контрольному основанию.Таким образом, обрабатывается две , группы, в результате чего, в накапли вающих сумматорах 11 к уже полУченнымТ 1суммамК в , где и - число рабор. Фчих оснований, добавится по два чисшОшк 2 25 ла 0-, к -- . После записи в"11 Р . "г 1 Ррегистры 8 и 9, последней группыюСна нулевом выходе дешифратораг. 47 устанавливается единица. Она передается на счетный вход счетчика 44 и единица появляется. на (и+2)-м выходе дешифратора 45. Это признак конца формирования Е. Он через элемент ИЛИ 43 устанавливает в нуль счетчик44, запйсывает сформированные Е, - Ев соответствующие регистры 14 и устанавливает в единицу триггер 48, переводя устройство. во второй цикл.Так как сигнал на входе 61 продолжается еще столько же, то синхроим пульсы поступают в устройство, однако нулевой сигнал на инверсном выходе триггера 48, поступая на входы элементов И 39 и 40, приводит к появлению нулей на их выходах, которые 45 поступают.на входы элемента ИЛИ 42. На выходе последнего устанавливается нуль, который запрещает прием информации из канала, попадая на один из Входов элемента И 5 иу инвертируясь элементом НЕ 3, попадает на вход элемента И 4. Таким образом разрешается циклический сдвиг информации в регистре 7. Приходящие синхроимпульсы, циклически сдвигая информацию, имитируют повторное поступление накопленной информации, при этом устройство работает таким жеобразом, как в предыдущем цикле, однако единичный сигнал с выхода триггера 48,поступая на входы коммутатора 3,1разрешает передачу подгрупп на входыблока 19 памяти и коммутатор 21. Эти,подгруппы передаются по Я-разряднойшине, так как в режиме "Декодер" навыходе устройства нужны только остатки по рабочим основаниям, а в режиме"Кодер", когда надо передавать остатки по контрольным основаниям, онизаранее выбираются искаженными (потом исправляются), а значит, их старшие разряды можно не передавать вообще,Так как все счетчики и дешифраторыработают так же, как и в первом цикле,.то с приходом каждой новбй подгруппыизменяется состояние счетчика 46.Сигналы с выходов дешифратора 47, поочереди поступая на группу коммутаторов 15, разрешают прохождение записанных в регистрах 14 Е - Е черезэлемент ИЛИ 16, которые по сути объединяют Я каналов, на вход умножителя 17.Последний умножает Ена Р(осно 1вание, остатком по которому являетсяданная подгруппа), которое выбираетсяиз блока 57 памяти по адресу, формируемому счетчиком 44, так как подгруппы каждой группы - остатки по одному и тому же основанию. В это жевремя выбирается из блока 58 памятиР 1обратный ход числа - , где К=РР .К 1 2В случае если по основанию Р; в 1-йподгруппе имеется ошибка, то дробнаяР;часть числа 2 Р становится меньше ,Кпоэтому разность этих чисел вычисляется сравнивающим блоком 18, и в случае появления в знаковом разрядеэтого блока 18 единицы делается вывод о том чтоР,- ) 2 Р - ЕР 1,где ГЕР; - целая часть числа,1а значит, ошибка находится в 1-й подгруппе по основанию Р, и ее надо исправлять.Исправленное значение вычисляется.в блоке 19 памяти для каждой подгруппы, однако оно имеет правильное значение только в том случае., если эта подгруппа ошибочна, Таким образом пе13 1580568 14 1 О 15 20 25 30 35 40 45 50 ред коммутаторами 21-23 имеют подгруппу, пришедшую из канала, исправленную подгруппу и сигнал о наличииили отсутСтвии ошибки в данной подгруппе. Если ошибка есть, то черезкоммутатор 22 пропущена исправленнаяподгруппа,а на входе коммутатора 21на который подается подгруппа, принятая из канала, подается сигнал ошибки инвентированный элементом НЕ 20и запрещающий дальнейшую передачуэтой неправильной подгруппы. Такимобразом после объединения - группыИЛИ 24 на вход регистра 25 попадаютправильные или исправленные подгруппы. В выходной регистр 25 эта информация записывается по сигналу записи,который формируется как задержанныйэлементом 59 сигнал записей в накапливающие сумматоры 11, объединенныена элементе ИЛИ 56. Величина задержки элемента 59 при этом выбираетсятакой, чтобы записать информацию врегистр 25 в тот момент, когда она.устанавливается на его входе. Иэ регистра 25 выдается информация. Приэтом, если необходимо выдавать остатки по рабочим основаниям, т.е.четырехразрядные подгруппы, то используется (Б)-й выход регистра 25. Единичный сигнал об обработке остатков по контрольным основаниям Можно получить на выходе элемента ИЛИ 49.Для получения сигнала об обработкеостатков по рабочим основаниям этотсигнал надо проинвертировать. Этоделается на элементе НЕ 35, На входлогического элемента И 27 подаетсясигнал с (Ы)-го выхода регистра 25 и выхода элемента НЕ 35, чем обеспечивают выдачу остатков по контроль.ным основаниям через элемент ИЛИ 28,выполняющего объединяющие функции вканалах.В режиме "Декодер" выдавать остатки по контрольным основаниям нельзя,поэтому после выдачи остатков.по рабочим основаниям на вход элементаИ-НЕ 51 подается единичный сигнал сэлемента ИЛИ 49 и сигнал с входа 61.При совпадении единиц на входах элемента И-НЕ 51 на его выходе устанавливается нуль, который, проходя через элемент ИЛИ 54, запрещает выдачу .синхроимпульсов на регистр 25. Эле" мент 53 задержки обеспечивает возможность пройти последней выдаваемойподгруппе в канал, после чего подача синхроимпульсов на регистр 25 прекращается.Второй цикл заканчивается по окончании сигнала на входе 61. В режиме "Кодер" работа устройства отличается тем, что по сигналу на входе 12 на вход элемента И 52 в первом цикле работы информация записывается в регистр 7 до тех пор, пока не сформируется на выходе элемента НЕ 35 еди" ничный сигнал, т.е. пока накапливаются остатки по рабочим основаниям, Дальше регистр 7 устанавливается в режим циклического сдвига, а так как в старших разрядах регистра 7 записаны нули, то при.накоплении суммы вместо остатков по контрольным основаниям записываются нули. В режиме "Кодер" из блока 57 памяти выбираются не основания Р, а произведения оснований Р Р , которые выбираются когда сформирован адрес и+1 или и+2 на входе этого блока памяти.Все информационные разряды воспринимаются как правильные, а неправильные контрольные направляются так же, как и в режиме Декодер", однако г старших разряда остатка по контрольным основаниям передаются через коммутатор 23 на вход регистра 25, сформированные контрольные разряды выдаются в канал с выхода регистра 25, через элемент И 26 и ИЛИ 28.В режимеКодер синхроимпульсы поступают ца регистр 25 до выдачивсего сообщения, т.е. на входе элемента И 52 сигнал "Кодер" и единица с прямого выхода триггера 48 (во втором цикле работы) вызывают появление единицы на его выходе, т.е. на входе элемента ИЛИ 54 установлена единица, которая, передаваясь на вход элемента И 55, разрешает прохождение синхроимпульсов на регистр. 25. Работа в режиме Кодерзаканчивается с окончанием сигнала на входе 12.устройство обеспечивает повышение вероятности обнаружения и исправления ошибок за счет того, что позволяет обнаруживать и исправлять произвольно размещаемые в пределах кодовой комбинации ошибки кратности Я(-1)+1 и менее, в то время как в известном устройстве невозможны обнаружения и коррекция "плавающих" ошибок кратностью более одного разряда. Расширение функциональных воз.можностей связано с введенной в уст 1580568 16.ройство, наряду с функцией декодирования, функцией кодирования исходных кодовых комбинаций, в то время как в известном устройстве реализована5 только функция декодирования.формула изобретенияУстройство для обнаружения и ис" правления ошибок в кодовой последовательности, содержащее первый элемент И, первый вход которого является тактовым входом устройства, а выход соединен с информационным входом перво го.счетчика импульсов, выходы которого подключены к входам первого дешифратора, первый вход первого элемента ИЛИ объединен с входом первого элемента задержки, выход которого под О ключен к информационному входу второго счетчика импульсов, выходы которого подключены к входам второго дешифратора, выходы которого подключены соответственно к первым входам 25 коммутаторов группы, выход второго элемента ИЛИ подключен к счетному входу триггера, прямой выход которого соединен с первым входом второго элемента И, первый регистр, выходы первого блока памяти подключены к первым информационным входам накапливакицих сумматоров группы, группу регистров, выходы которых подключены к вторым входам коммутаторов группы, выходы первого коммутатора подключены к первым входам второго блока памяти, вьюоды третьего и четвертого блоков памяти подключены соответственно к первым входам умножителя и блока сра О внения, выход которого подключен к входу первого элемента НЕ, второй и третий элементы задержки, второй - четвертый коммутаторы, третий элемент И, о т л и ч а ю щ е е с я тем, что, 45 с целью расширения функциональных возможностей устройства за счет обеспечения режима кодирования информации и повышения помехоустойчивости эа счет исправления "плавающей" групповой ошибки, в него введены второй - четвертый элементы НЕ, элемент И-НЕ, второй - четвертый регистры, группа формирователей сигнала, третий счетчик импульсов, третий дешифратор, группа элементов ИЛИ, четвертый - одиннадцатый элементы И, третий - одиннадцатый элементы ИЛИ; первый вход третьего элемента И является информационным входом устройства, а выход подключен к п,".рвому входу четвертого элемента ИЛИ, выход которогоподключен к информационному входупервого регистра, первый и вторые информационные выходы которого подключены соответственно к информационнымвходам второго и третьего регистров,выходы которых подключены к информационным входам первого блока памяти,выход третьего элемента ИЛИ подключен непосредственно к второму входупервого элемента И и через третийэлемент НЕ к входам сброса первоготретьего регистров, первому входувторого элемента ИЛИ, второму вхоДупервого элемента ИЛИ, входам сбросанакапливающих сумматоров группы и регистров группы, входам сброса второго счетчика и триггера инверсный вы"ход которого подключен к первым входам седьмого и восьмого элементов И,выходы которых подключены к первомуи второму входам шестого элементаИЛИ, выход которого подключен непо"средственно к второму входу третьегоэлемента И и через второй элемент НЕк первому входу четвертого элементаИ, второй вход и выход которого подключены соответственно к выходу старшего разряда первого регистра и второму входу четвертого элемента И,выход первого элемента ИЛИ соединенс входом сброса первого счетчика импульсов, первый вход девятого элемента И объединен, с входом сдвига первого регистра и подключен к выходу первого элемента И, выходы первого дешифратора подключены соответственнок первым входам пятого и шестого элементов И, выходы каждого накапливающего сумматора группы подключены квторым информационным входам одноименного сумматора и информационнымвходам соответствующего регистра группы, входы записи всех регистров группы объединены с входом сброса третьего счетчика импульсов и подключенык выходу второго элемента ИЛИ, нулевой выход второго дешифратора соединен с информационным входом третьегосчетчика импульсов, выходы которогоподключены к адресным входам. первого - четвертого блоков памяти и входам третьего дешифратора, первый,второй и третий выходы которого подключены соответственно к второму входу второго элемента ИЛИ, и первому и,Заказ 2023 Тираж 666 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-издательский комбинат "Патент", г.Ужгород, ул. Гагарина,101 второму входам седьмого элемента ИЛИ, выход которого подключен непосредст" венно к второму входу шестого элемента И, через второй элемент задержки .к первым входам элемента И-НЕ и десятого элемента И, и через четвертый элемент НЕ к вторым входам пятого и седьмого элементов И и первому входу одиннадцатого элемента И, выход пя-, того элемента И подключен к первому входу пятого элемента ИЛИ, выход шестого элемента И подключен к входу записи второго регистра и второму входу пятого элемента ИЛИ, выход которо го подключен к входу первого элемента задержки и входу записи третьего регистра, входы группы формирователей сигналов подключены к соответствующим выходам второго дешифратора, выходы группы формирователей сигналов подключены к входам записи соответствующих накапливающих сумматоров группы и входам восьмого элемента ИЛИ, выход которого через третий элемент 25 задержки подключен к входу записи четвертого регистра, первый вход первого коммутатора соединен с выходами третьего регистра, второй вход первого коммутатора объединен с вторым 30 входом элемента И-НЕ и подключен к прямому выходу триггера, выходы первого коммутатора подключены к первым входам второго коммутатора и первым информационным входам второго блока памяти, выходы элемента И-НЕ и второго элемента И подключены соответственно к первому и второму входам де- сятого элемента ИЛИ, выход которого 4 подключен к второму входу девятогоэлемента И, выход которого подключенк входу сдвига четвертого регистра,выходы коммутаторов группы подключены к входам девятого элемента ИЛИ,выход которого соединен с вторым входом умножителя, выходы которого подключены к второму входу блока сравнения и к вторым информационным входамвторого блока памяти, выходы которого подключены к первым входам четвертого и третьего коммутаторов, вторыевходы и выходы второго и третьегокоммутаторов подключены соответственно с выходам первого элемента НЕ иблока сравнения и первым и вторымвходам элементов ИЛИ группы, выходыкоторых и выходы четвертого коммутатора подключены соответственно к первым и вторым информационным входамчетвертого регистра, первый и второйвыходы которого подключены соответственно к вторым входам десятого иодиннадцатого элементов И, выходы которых подключены соответственно кпервому и второму входам одиннадцатого элемента ИЛИ, выход которого является выходом устройства второйвход второго и третий вход. седьмогоэлементов И, четвертого коммутатораи первый вход третьего элемента ИЛИобъединены и являются входом режимакодирования, вторые входы третьегоэлемента ИЛИ и восьмого элемента Иобъединены с третьим входом элементаИ-НЕ и являются входом режима декодирования устройства,