Устройство для тестового контроля цифровых узлов

49 дине ны соответственно со входом блока памяти, с первым входом пятого элемента И, выход которого соединен с синхро-низационным входом триггера приема теста, первый выход депифратора соединен со вторыми входами второго и пятого элементов И, нулевой выход триггера при ема теста соединен со вторым входом третьего элемента И, выход которого соединен со вторым входом элемента ИЛИ, оставшиеся выходы дешифратора образуют первую группу выходов устройства, второй, четвертый, пятый, шестой, седьмой и девятый выходы блока управления образуют вторую группу выходов устройства.Кроме того, блок управления содержит регистр, пять дешифраторов, первый и второй триггеры, элемент И, первое и второе кипп-репе и группу элементов И причем первый вход блока соединен с ин- формационным входом регистра, Выходы которого соединены со входами дешифраторов, выход первого дешифратора соединен со входом первого кипп-репе, с первым входом элемента И и является вторым выходом блока, выходы второго и третьего дешифраторов соединены соответственно с Б и Я входами первого триггера, единичный и нулевой выходы которого являются соответственно девятым и четвертым выходами блока управления, выходы четвертого и пятого дешифраторов соединены соответственно с 5 и 1 входами второго триггера, единичный и нулевой выходы которого являются соответственно седьмым и пятым выходами олока, второй вход блока соединен со вторым входом элемента И,вь- ход которого соединен со входом вторсм. го кипп-реле, выход второго кипп-реле соединен с восьмым выходом блока, нулевой выход К-го разряда регистра соединен с первыми входами всех элементов ,И, единичные выходы всех остальных раз рядов регистра соединены со вторыми входами соответствующих элементов И группы ВыхОды которых являются шес тым выходом блока, выход первого киппреле является третьим выходом блока.На фиг, 1 изображено устройство для тестового контроля цифровых узлов; на фиг. 2 - блок управления.Устройство содержит блок 1 памяти, предназначенный для хранения тестовой программы, блок 2 управления через информационный выход 3 которого инфор мация из блока 1 передается в регистр 4 непосредственного адреса. Выходы ре 3 93.89Иель изобретения - уменьшение объема оборудования, необходимого для хранения тестовых программ.Поставленная цель достигается тем, что В устройство для тестоВого кОнтроля 5 цифровых узлов, содержащее блок памямти, блок управления, счетчик адресов, дешифратор, схему сравнения, формирователь тестового воздействия, триггер маски, триггер приема теста, блок индика О ции, блок опорных напряжений и первый элемент. И, причем выход блока памяти соединен с первым входом блока управления, первый выход которого соединен с первым входом первого элемента И, выход первого элемента И соединен сосчетным входом счетчика, выход которого соединен со входом дешифратора, второй выход блока управления соединен с первым входом схемы сравнения, первый и второй выходы которой соединены соответственно со вторым входом блока управления и входом блока индикации, выход блока опорных напряжений соединен со вторым входом схемы сравнения, еди ничные выходы триггера маски и триггера приема теста соединены соответственно с первым и вторым входом формирователя тестового воздействия, выход которого соединен с третьим входом схемы сравнения и является выходом устройства, третий выход блока управления соединен с третьим входом формирователя тестового воздействия, единичный выход триггера приема теста соединен с35 четвертым входом схемы сравнения, введены второй, третий, четвертый и пятый элементы И, элементы ИЛИ, регистр непосредственного адреса, причем четвертый выход блока управления соединен с40 первым входом второго элемента И, выход которого соединен с синхронизационным входом триггера маски, пятый выход блока управления соединен с первым входом третьего элемента И и управляющим входом регистра непосредственного адреса, выход которого соединен с информационным входом счетчика адресов, шестой выход блока управления соединен с информационным входом регистра непо- , средственного адреса и первым Входом чет 50 вертого элемента И, выход которого соединен с первым входом элемента ИЛИ, выход элемента ИЛИ соединен с информь ционным входом триггера маски и триггера приема теста, седьмой выход блока управления соединен со вторыми входами первого и четвертого элементов И, восьмой. и девятый выходы блока управления сое7 918949 пения, Дешифратор 32 выделяет команду вае "Позиционный адрес, устанавливает в при единичное состояние второй триггер 36и возбуждает 12 й выход блока 2 управ- в т ления. Элементы И 11 во всех каналах 5 мо ло вторым входам подготавливаются к зиц приему информации, а первый элемент И си 5 по второму входу подготавливается к зап приему тактирующих импульсов и разверт- сос ке адресов в позиционной форме, Затем 10 та по тактирующему выходу 26 блока 2 на в т первый вход первого элемента И. 5 по то ступает импульс, который записывает1" в счетчик 6. Состояние счетчика "П дешифрируется дешифратором 7 и на пер упр вом выходе его (К 1) появляется сигнал яни который воздействует на второй вход де элемента И 8 только в первом канапе боти подготавливает его к работе. Далее из эле блока 1 в блок 2 передается первый бит 20 информационного слова, который строби та" руется К и разрядом регистра 28. Ик- ры формационное слово через группу элемен- сто тов И 39 поступает на выход 3 блока 2 три управления, Ка выходе 3 блока 2 появл нов ется сигнал соответствующий "1" или "вх "0", Этот сигнал проходит через элемент гич И 11, элемент ИЛИ 17 и поступает на тов информационный вход триггера 16 маски. об Затем на регистр 28 блока 2 из блока 30 С 1 памяти поступает следующая команда, тор которая дешифрируется дешифратором 31, пол как команда "Маска", происходит уста- гич новка триггера 31 и возбуждение выхо- ном да 13 блока 2. Синхронизационный сигнал через второй элемент И 8 обеспечи- Ро вает установку триггера 16 маски в еди- Ров ничное или нулевое состояние э зависи- сра мости от кода на выходе 12. от 40Триггер 16 переводит формировагель 15 первого канала в состояние "вход" или "выход". Затем вырабатывается следующий тактирующий импульс на выходе 26 блока 2 и подготавливает 45 ся второй канал к приему второго бита информационного слова и т,д., при этом происходит последовательный перебор элементов И 8 в соответствующих каналах, выдача соответствующих битов информации по выходу 3, выдача управляю 50 щих сигналов на одни входы триггеров 1 6 маски и запись информации в триггеры 16 по другим входам. После выдачи и-го бита информации по выходу 3 все формирователи 15 будут установлены в нужное состояние ("вход" или "выход"), Из блока 1 памяти поступает команда, по которой выход 12 блока 2 устанавли 8тся в состояние "0" и запрещаетсяем информации в триггеры 16 маски,Далее начинается запись информациириггеры 20 приема тестов. Записьжет осуществляться в двух формах: поионной и непосредственной, При запив позиционной форме перед началомиси счетчик 6 переводится в нулевоетояние, ;а далее процесс происходиткже, как и в случае записи информациириггеры 16 маски, но при этом вмескоманды "Маска", из блока 2 по выду 18 выдается импульсная командарием теста", которая устанавливает поавляющему входу триггеры 20 в состое соответствующее информации на выхо 3 блока 2, Элементы И 8 при этом не раают, а работают по аналогии с нимименты И 19.После. записи по команде "Прием теси -го бита информации все тригге 20 оказываются установленными в сояние "1" или "0", Причем состояниеггеров 20 в каналах, которые усталены командой Маска" в положениеод", однозначно соответствует тем лоеским сигналам, которые в данном тесом наборе будут подаваться на входъекта контроля через формирователи 15.остояние триггеров 20 в каналах, коые установлены командой "Маска" вожение "выход соответствует тем ло-,еским сигналам, которые в исправобъекте контроля должны появитьсясоответствующих выходах объекта конт-.ля. Сигналы с прямых выходов тригге 20, поступают на входы схем 21внения и задают порог сравнения, советствуюшие ожидаемому с объекта контроля сигналу. Затем после дешифра.ции команду "Опрос схем сравнения" дешифратором 29 кипп-реле 34 опрашивает формирователи 15 во всех каналах и по этому сигналу на все входы объекта 14 контроля выдаются входные логические сигналы. Через некоторое время, необходимое для формирования объектом контроля ответных сигналов, по выходу 23 из блока 2 на вход схем 21 сравнения поступает сигнал 23 "Опрос схем сравнения. По этому сигналу результаты сравнения по шине 25 передаются в блок 2 для обработки и запоминания, а также поступают на блок 24 индикации для визуального отображенияВ том случае, когда очередной тестовый набор (совокупность входных и ожидаемых выходных сигналов, подаваемых на объект контроля и снимаемых с010 0101 1011 010150 101 1010 0101 1011 001 1010 0101 101 011 0001 1010 01 101 0101 10 010 9 91894 .него в одном такте) отличается от предыдущего только в нескольких каналах, применяют непосредственную форму щ- ресации для управления состоянием каналов.5При этом после опроса схем сравнения счетчик 6 обнуляется, команда "По эиционный адрес" с выхода 12 блока 2 снимается и вырабатывается командаНепосредственный адрес на выходе 9. 10 Но этой команде подготавливаются к работе регистр 4 и элемент И 10, Д.алее на информационном выходе 3 блока 2 формируется код адреса канала, в котором тестовый сигнал должен смениться по 15 сравнению с предыдущим набором (ф 1 ф или "Оф или наоборот). Этот код адреса проходит через регистр 4 и записывает-. ся в счетчик 6. Затем он дешифрируется блоком 7 и на его выходе, соответствую- о щем коду счетчика, появляется сигнал, который поступает на второй вход эле/ , мента И 19, подготавливая его к работе, Затем на выходе 18 блока 2 формирует- . ся импульсная команда "Прием теста". Она воздействует на первый вход элемента И 19 во всех каналах,в выбранном канапе проходит на выход элемента И 19 и воздействует на управляющий вход триггера 20, В результате в триггер 20 записывается информация, присутствующая на его информационном входе, причем в данном случае триггер 20 переводится в состояние обратное тому, в котором он находился в предыдущем тесте; так как логический сигнал с инверс 35 ного выхода триггера через подготовленныеэлементы И 10, ИЛИ 17 поступает на информационный вход этого же триггера, Преимушество предлагаемого устрой4 О ства поясняется на примере, Пусть име ется тест, содержащий 5 наборов по 16 двоичных разрядов (бит) в каждом наборе (см. таблицу).45 9 10Анализ наборов показывает, что второй набор почти во всех разрядах отличается от первого,; Третий набор отличается от второго только в двух старших разрядах (16-ом и 15-ом), четвертый набор отличается от третьего только в 16-ом разряде, а пятый набор почти во всех разрядах отличается от четвертого.Для хранении в памяти приведенных в примере пяти тестовых наборов в позиционной форме потребуется 5 х 16 = 80 бит информации. Для хранения этих же тес;тов в непосредственной форме адресации необходимо 5 х 16".ос 16 = 320 бит информации.Если же воспользоваться предлагаемым устройством, потребуется 3 х 16 = = 48 бит для хранения первого, второго и пятого наборов в позиционной форме, 21016 +30 16 = 12 бит для хранения в непосредственной форме адресации изменяемой по сравнению с предыдущими наборами части третьего и четвертого наборов и пять бит для хранения признака формы адресации, т.е. 65 бит информации.Таким образом, предлагаемое устройство позволяет сократить объем памяти, необходимый для хранения тестовых программ путем использования непосредственного и позиционного способа выборки канала, что в свою очередь позволяет расширить функциональные возможности устройства, так как освободившуюся память можно иснользовать для других целей, например, более полной диагностики объекта контроля.формула изобретенияУстройство для тестового контроля цифровых узлов, содержащее блок памяти, блок управления счетчик адресов, дешифратор, схему сравнения, коммутатор. триггер маски, триггер приема теста, блок индикации, блок опорных напряжений и первый элемент И, причем выход блока памяти соединен с первым входом -бЛока управления, первый выход которо го соединен с первым входом первого элемента И, выход первого элемента И соединен с счетным входом счетчика адресов, выход которого соединен с входом дешифратора, второй выход блока управления соединен с первым входом схемы сравнения, первый и второй выходы которой соединены соответственно с вто рым входом блока управления и входом11 9189 блока индикации, выход блока опорных напряжений соединен с вторым входом схемы сравнения, единичные выходы триггера маски и триггера приема теста соединены соответственно с первым и вторым входом коммутатора, выход которого соединен с третьим входом схемы сравнения и является выходом устройства, третий выход блока управления соединен с третьим входом коммутатора 1 О действия, единичный выход триггера приема теста соединен с четвертым входом схемы сравнения, о т л и ч а ю щ ее с я тем, что, с целью уменьшения объема оборудования в него введенывто рой, третий, четвертый и пятый элементы И, элемент ИЛИ, регистр непосредственного адреса, причем четвертый выход блока управления соединен с первым входом второго элемента И, выход котс рого соединен с синхронизационным входом триггера маски, пятый выход блока управления соединен с первым входом третьего элемента И и управляющим входом регистра непосредственного адреса, 25 выход которого соединен с информационным входом счетчика адресов, шестой вы. ход блока управления соединен с информационным входом регистра непосредственного адреса и первым входом четвертого элемента И, выход которого соединен с первым входом элемента ИЛИ, выход элемента ИЛИ соединен с информационным входом триггера маски и триггера приема теста, седьмой выход бло ка управления соединен с вторыми входами первого и четвертого элементов И, восьмой и девять 1 й выходы блока управления соединены соответственно с входом блока памяти, д первым входом пятого элемента И, выход которого соединен с синхронизационным входом триггера приема теста, первый выход дешифратора соединен с вторыми входами второго и пятого элементов И, нулевой выход45 триггера приема теста соединен с втооым входом третьего элемента И, выход которого соединен с вторым входом элемента ИДИ, остальные выходы деширра 49 12тора образуют первую группу выходов устройства, второй, четвертый, пятый, шестой, седьмой и девятый выходы блока управления образуют вторую группу выходов устройства.2, Устройство по п. 1, о т л и ч аю щ е е с я тем, что .блок управлениясодержит регистр, пять дешифраторов,первый и второй триггеры, элементы И,первое и второе кипп-реле и группу элементов И, причем первый вход блокасоединен с информационным входом регистра, единичные выходы К разрядов которого соединены с соответствующими входами каждого из дешифраторов,выход первого дешифратора соединен свходом первого кипп-реле, с первым входом элемента И и является вторым выходом блока, выходы второго и третьего дешифраторов соединены соответственно с Б и 1 входами первого триггера,единичный и нулевой выходы которого являются соответственно девятым и четвертым выходами блока управления, выходычетвертого и пятого дешифраторов соеди=нены соответственно с Ь и В входамивторого триггера, единичный и нулевойвыходы которого являются соответственно седьмым и пятым выходами блока, второй вход блока соединен с вторым входомэлемента И, выход которого соединен свходом второго кипп-реле, выход второго кипп-реле соединен с восьмым выходом блока, нулевой выход К-го разрядарегистра соединен с первыми входамивсех элементов И группы, единичные выходы 1-(1-К) разрядов регистра соединены с вторыми входами соответствующих элементов И группы, выходы которыхявляются шестым выходом блока, выходпервого кипп-реле является третьим выходом блока.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРМо 529432, кд. 6 06 Р 11/04, 1977,2, Авторское свидетельство СССРТираж 732 Подписное илиал ППП "Патент, г, Ужгор ВНИИПИ каз 2143/ 918949 ФЫ л, Проектная, 4