Устройство для контроля запоминающих матриц

и точность установки напряжения порога дискриминации, а также оперативный контроль амплитуды импульсов токов в выходных цепях устройства и напряжения порогов дискриминации блока усилителя считывания, что снижает достоверность проверки контролируемой матрицы и не обеспечивает высокую производительность устройства.Цель изобретения - повышение 1быстродействия устройства, точности и достоверности .контроля.Поставленная цель достигается тем,что в устройство для контроля запоминающих матриц, содержащее регистры адреса, дешифраторы адреса, коммутаторы, усилитель считывания, схему сравнения , генераторы тока иблок управления, причем одни нз выходов регистров адреса подключены ко входам дешифраторов адреса, одни извходов коммутаторов подключены квыходам дешифраторов адреса и однимиз выходов генераторов тока, выходыкоммутаторов подключены к первомувходу усилителя считывания, первыйвыход которого соединен с первым входом схем сравнения, управляющиевходы регистров адреса, дешифраторовадреса, схемы сравнения, усилителясчитывания, коммутаторов, генераторов тока подключены к выходам блокауправления, первый выход схемы сравнения и другие выходы регистров адреса соединены с одним из входовблока управления, введен блок логического анализа и блок обнаруженияошибок в прошивке запоминающей матрицы, входы которого подключены соответственно к первому выходу усилителя считывания и второму выходусхемы сравнения, выходы - соответственно к второму входу схемы сравнения и одному из входов блока логического анализа, другие входы которого соединены со вторым выходом усилителя считывания и другими выходамигенераторов тока, а выходы - со вторым входом усилителя считывания,входами генераторов тока и другимвходом блока управления, одни из выходов которого соединены с управляющими входами блока обнаружения ошибок в прошивке запоминающей матрицы и блока логического анализа.При этом блок обнаружения ошибок в прошивке запоминающей матрицы целесообразно выполнить в виде блока, содержащего амплитудно-временные селекторы, формирователи сигналов ошибок и элемент ИЛИ, входы которого подключены к выходам формирователей сигналов ошибок, одни из входов которых подключены к одним из выходов амплитудно-временных селекторов, другие входы которых и выход элемента ИЛИ являются выходами блока обнаружения ошибок в прошивке запоминающей матрицы, входами которого явля 5 О 15 20 25 30 35 40 45 50 55 60 б 5 ются входы амплитудно-временных се.лекторов и другие входы формировате-.лей сигналов ошибок.Кроме того, блок логического анализа выполнен в виде блока, содержащего формирователи эталонных сигналов, схем сравнения, формирователькалиброванных сигналов, измерительный узел, узел индикации и блок местного управления, одни иэ выходов ивходов которого подключены соответственно к управляющим входам схемсравнения, измерительного узла и фор 1мирователя калиброванных сигналов ик одним из выходов схем сравнения,другие выходы которых и выход измерительного узла соединены со входами узла индикации, выходы формирователей эталонных сигналов подключены к одним иэ входов схем сравнения1другие входы которых соединены соответственно с выходом измерительногоузла и первым выходом формирователякалиброванных сигналов, первый входкоторого соединен с выходом одногонз формирователей эталонных сигналов, второй выход формирователя калиброваниых сигналов и другие выходы блока местного управления являются выходами блока логического анализа, входами которого являются входизмерительного узла второй и третийвходы формирователя калиброванныхсигналов и другой вход блока местного управления,На фиг.1 изображена структурнаясхема устройства для контроля запоминающих матриц; на фиг.2 - структурная схема блока управления; нафиг.З - то же, блок обнаружения сшибок в прошивке запоминающей матрицы;на фиг,4 - то же, блок логическогоанализа.Устройство содержит (Фиг.М блок1 управления, регистры 2 адреса,дешифраторы 3 адреса, коммутаторы 4,приспособление 5 для подключенияпроверяемой матрицы, усилитель бсчитывания , схему 7 сравнения, генераторы 8 тока, блок 9 обнаруженияошибок в прошивке запоминающей матрицы и блок 10 логического анализа,Первый выход схемы 7 сравненияподключен к одному из входов блока1, а первый вход - к первому выходуусилителя б . Одни иэ выходов генераторов 8 соединены со входами коммутаторов 4. Входы блока 9 подключенысоответственно к первому выходу усилителя б и второму выходу схемы 7сравнения, а выходы соответственноко второму входу схемы 7 сравнения иодному из входов блока 10, другиевходы которого соединены со вторымвыходом усилителя б н другими выходами генераторов 8. Первый вход усилителя б подключен к выходам коммутаторов 4. Выходы блока 10 соединены со вторым входом усилителя 6, входамй генераторов 8 и другим входомблока 1, одни иэ выходов которогосоединены с управляющими входамиблока 10.Блок управления 1 (Фиг.2) содержит Формирователь 11 синхросигналов,коммутатор 12, схему 13 выбора теста, формирователь 14 сигналов записи, формирователь 15 тактов обращения, Формирователь 16 счетных импульсов, панель 17 оператора, Формирователь 18 временной диаграюы.формирователь 11 синхросигналовпредназначен для выработки серий импульсов с частотой 26,6 МГц и 100 кГц,он разрешает работу и останов устройства по сигналу "Ошибка".Коммутатор 12 распределяет импульсы с частотой 100 кГц на запуск либоформирователя 18 временной диаграмма,либо на блок 10, либо на схему 13выбора теста в зависимости от состояний регистров 2 адреса, схеьы 7сравнения и формирователя 11 синхроимпульсов,Схема 13 выбора теста обеспечивает выбор необходимого теста вручнуюили автоматическое последовательноевключение очередного теста послеокончания предыдущего и выдает сиг. нал на схему разряда проверяемойзапоминающей матрицы после окончания выполнения всех тестов по данному разряду,Формирователь 14 сигналов записиобеспечивает автоматическое формирование кода числа ("1" или "Оф) всоответствии с включенным тестомпроверки и кодом адреса ячейки памяти.Формирователь 15 тактов обращенияобеспечивает восьмикратное обращениеко всем ячейкам памяти, выдает сигнал разрешения контроля считаннойинформации на схему 7 сравнения, атакже сигналы, разрешающие смену теста или точки проверки.Формирователь 16 счетных импуль;сов предназначен для выработки счетных импульсов на регистры 2 адреса,а также формирования программа прохождения теста (100-кратная записьпо каждому адресу с 90-кратным контролем считанной информации) . Панель17 оператора служит для оперативного управления работой устройства иконтроля состояний основных узлови схем устройства по индикацииформирователь 18 временной диаграммы обеспечивает формирование временногв соотношения между сигналамизапуска генераторов 8 тока и другими сигналами, определяющими тактычтения и записи.Блок 9 (фиг.З) предназначен дляавтоматического определения нарушений взаимного расположения координатных обмоток и обмотки записисчитывания, проходящие через Ферритовые сердечники запоминающей матрицы, а также проверки нарушений подключения соседних координатных обмоток на ее входных контактах. Блок9 содержит амплитудно-временные селекторы 19 и 20, Формирователи, 21и 22 сигналов ошибок и элемент ИЛИ23, входы которого подключены к выходам формирователей 21 и 22, однииз входов которых подключены к однимиз выходов селекторов 19 и 20, дру гие входы которых и выход элементаИЛИ 23 являются выходами блока 9,входами которого являются входы селекторов 19 и 20.и другие входы формирователей 21 и 22.15 формирователи 21 и 22 формируютсоответственно сигналы о нарушениивзаимного расположения координатныхобмоток и нарушении подключения соседних координатных обмоток контро лируемой запоминающей матрицы.Элемент ИЛИ 23 передает сигналы"Ошибка прошивки" с формирователей21 или 22 на схему 7 сравнения (дпяформирования сигнала остановка устрой 25 ства и на индикацию характера ошибки),Блок 10 (фиг.4) предназначен дляустановки необходимых значений амплитуд импульсов токов генераторов 8 ипорогов срабатывания селекторов 19и 20 в ручном режиме работы устройства и для автоматического контроляэтих же параметров при автоматическом режиме работы устройства с выдачей сигнала разрешения проверки матБлок 10 содержит блок 24 местногоуправления, измерительный узел 25,первую схему 26 сравнения, формирователь 27 эталонных сигналов, форми 40 рователь 28 калиброванных сигналов,вторую схему 29 сравнения, Формирователь ЗО эталонных сигналов, узел31 индикации.Одни из выходов и входов блока 2445 подключены соответственно к управляющим входам схем 26 и 29 сравнения,узла 25 и формирователя 28 и к одним из выходов схем 26 и 29 сравнения, другие выходы которых и выходузла 25 соединены со входами узла31. Восходы формирователей 27 и 30подключены к одним иэ входов схем 26и 29 сравнения, другие входы которых соединены соответственно с выходом узла 25 и первым выходом формирователя 28, первый вход которогосоединен с выходом Формирователя 30.Второй выход Формирователя 28 и другие выходы блока 24 являются выходами блока 10, выходами которогоЩ являются вход узла 25, второй и третий входы формирователя 28 и другойвход блока 24,Блок 24 предназначен для формирования сигналов, управляющих подклю 65 ,чением генератОров 8 тока с узлаопределенного генератора тока. Вузле 25 происходит измерение амплитуды импульсов соответствующего генератора тока. Результат измерения в двоично-десятичном коде постулает на узел 31 индикации, где преобразуется в десятичный код и индицируется десятичное значение амплитуды импульсов тока проверяемого генератора, и на схему сравнения 26, ф где сравнивается с двоично-десятичным кодом, поступающим с формирователя 27. Результаты сравнения анализируются и, в случае несоответствия амплитуды импульсов тока проверя емого генератора тока, он выдаетсигнал блоку 1 управления на останов устройства.В узле 31 индикации индицируетсязначение амплитуды импульсов тока 20 и номер генератора тока, наличиеошибки и указание в большую или меньшую сторону необходимо изменитьамплитуду импульсов тока проверяемого генератора тока.25 В случае соответствия измеренной амплитуды импульсов тока заданному схема 26 сравнения выдает сигнал блоку 24 на переход к проверкеамплитуды импульсов тока следующего генератора тока, контролируетего, выдает сигнап на переход кследующему и т.д. 35 40 50 55 60 65 25, формироватфля 28 к усилителюсчитывания 6 при ручном или автоматическом режиме работы устройства,и управления работой блока 10.Узел 25 осуществляет измерениеамплитуды импульсов токов с генераторов 8 тока и выдачу результа-.тов измерения на десятичную индикацию и на сравнение.эоомиоователь 28 Формирует импульсы калибрационного напряжения,амплитуда которых пропорциональна коду,поступающему с формирователя 30, задающего код порога при ручном режи:ме работы, и монотонно увеличивающиеся импульсы калибрационного напряжения с дискретностью 0,1 мВ от0 до 19,9 мВ в автоматическом режимеработы устройства.Схемы 26 и 29 сравнения выполняют сравнение кодов эталонного значения, поступающих с формирователя 27(кодов токов) и с формирователя 30кодов порогов) с измеренными кодамитоков, поступающими с узла 25 и сизмеренными кодами порога дискриминации, поступающими с формирователя28, анализируют результаты сравненияи в автоматическом режиме работыустройства выдают сигнал о несоответствии проверяемого параметра заданному и характер несоответствия( больше или меньше эталонного). Привеличине отклонения больше 2-х единиц мяадшего разряда выдают такжесигнал на останов устройства.Узел индикации 31 осуществляетдесятичную индикацию амплитуды импульсов токов, индицирует результатывыполнения сравнения и проверяемзйпараметр,Устройство работает следующимобразом,Перед проверкой запоминающей матрицы ее необходимо подключить к разьемам устройства посредством приспособления 5, э.атем вручную в блоке10 в формирователях 27 и 30 устанавливаются значения кодов токов и кодов порогов дискриминации согласносоответствующему документу на проверяемую матрицу, на панели оператора 17 блока 1 управления устанавливаются соответствующий режим .работыустройства, программа контроля ипроизводится пуск устройства, Посигнапу пуска устройства формирователь 11 синхросигналов разрешают подачу на один из входов коммутатора12 ймпульсов частотой 100 кГц. Надругой вход коммутатора поступает сигнал с регистров 2 адреса, который определяет направление передачи импульсов 100 кГц. По первому пуску этиимпульсы поступают на блок 10, который формирует сигналы на поочередноеподключение генераторов 8 к узлу 25и разрешает работу схемы 26 сравнения, С Формирователя 18 на генераторы 8 поступают сигналы на включение После выполнения проверки амплитуды импульсов тока последнего генератора тока схема 26 сравнения выдает блоку 24 сигнал на переход к проверке порогов дискриминации селекторов 19 и 20. Блок 24 выдает сигналы формирователю 28, схеме сравнения 29, разрешает работу этих узлов, после чего начинается поочередная проверка настройки порога дискриминации всех селекторов. Формирователь 28 выдает на усилитель 6 считывания монотонно увеличивающееся импульсное калибрационное напряжение с дискретностью 0,1 мВ, где оно усиливается и поступает на выбранный сЕлектор 19 и 20, вызывая его срабатывание при определенной амплитуде калибрационных импульсов напряжения. Сигнал срабатывания поступает в формирователь 28 и запрещает изменение амплитуды импульсов калибрационного напряжения, при этом двоично-десятичный код, соответствующий калибрационному напряжению в момент срабатывания выбранного селектора из формирователя 28, поступает в схему 29 сравнения и сравнивается с двоично-десятичным кодом, поступившим из Формирователя 30.Результат сравнения анализируется в схеме 29 сравнения и, в случае несоответствия настройки уровня порога дискриминации проверяемого селектора, выдает сигнал на остановустройства. При этом в узел 31 индикации индицируется наличие ошибкиномер селектора и указание в большую или меньшую стороНу необходимоизменить настройку порога дискриминации селектора. В случае соответствия настройки схема 29 сравнениявыдает сигнал блоку 24 на переход кпроверке .следующего селектора и т.д.После выполнения проверки настройки порога дискриминации последнегоселектора из блока 24 выдается на йблок 1 управления (на коммутатор 12сигнал об окончании выполнения теста проверки, что свидетельствует оточной настройке генераторов тока иселекторов. 15Коммутатор 12 по этому сигналуразрешает подачу импульсов 100 кГцна схему 13 выбора теста и через неена формирователь 16 счетных импульсов. В схеме 13 выбора теста происходит включение первого выбранного теста согласно установленной программыпроверки и подается разрешающий сигнал на формирование информации назапись в Формирователе 14 информациина запись, т,е. вырабатываются сигналы запуска регистров 2 адреса,дешифраторов 3 адреса, коммутаторов 4,схемы 7 сравнения, генераторов 8 тока, после чего производится восьмикратная запись информации в проверяе- ЗОмую матрицу, При восьмом обращении кпроверяемой матрице Формирователь15 тактов обращения выдает сигнал,разрешающий контроль считанной информации в схеме 7 сравнениями который сравнивает информацию, записываемую в каждую ячейку памяти запоминающей матрицы со считанной из этих жеячеек памяти и усиленной в усилителеб считывания и, в случае несоответст Овия, выдает сигнал в блок 1 управления на останов устройства. На узле31 индикации Фиксируется адрес дефектной ячейки памяти и характер дефекта. Для продолжения процесса проверки необходимо произвести сновапуск устройства,По окончании Л-го такта обращенияс регистров 2 адреса поступает сиг-нал, разрешающий смену теста (на комОмутатор 12) . Происходит включениеследующего теста и матрица проверяется по следующему тесту, По окончании проверки матрицы по всем тестампроисходит смена проверяемого разряда, после чего производится проверка следующего разряда согласно программе проверки и т,д.После окончания проверки последнего разряда матрицы по всей программе проверки производится останов 60устройства и индицируется сигналокончания проверки.Для выполнения тестов обнаружениядефектов прошивки считанная из ячеек памяти информации усиливается 5 усилителем б считывания и поступает в блок 9 на селекторы 19 и 20,где стробируется сигналами, поступающими со схемы 7 сравнения,Селекторы 19 и 20 осуществляютамплитудно-временную селекцию поступивших с усилителя б считываниясигналов и выдают информацию, на формирователи 21 и 22. В случае обнаружения с элемента ИЛИ 23 сигнал ошибки поступает на останов устройстваи на индикацию характера нарушения(нарушение взаимного. расположениякоординатных обмоток и обмотки записи-считывания или нарушения в подключении соседних координатных обмоток) . Тенденция увеличения быстродействия в выполнении операций ЭВМнеукоснительно требует уменьшениягабаритов запоминающих матриц,увеличения плотности их монтажа, Всвязи с этим при изготовлении запоминающих матриц появились новые видыошибок прошивки, так как нарушениевзаимного расположения координатных обмоток и обмотки записи-считывания и нарушение в подключении соседних координатных обмоток. Описанное устройства позволяет обнаруживать эти ошибки.В процессе проверки запоминающихматриц наблюдается также дрейф генераторов тока и порога срабатыванияселекторов, что снижает точность идостоверность контроля, Введениеоперативного контроля амплитуды импульсов токов и порога срабатыванияселекторов перед каждой проверкойматриц позволяет повысить точностьи достоверность контроля. Формула изобретения1. Устройство для контроля запоминающих матриц, содержащее регистры адреса, дешифраторы адреса, коммутаторы, усилитель считывания, схему сравнения, генераторы тока и блок управления, причем одни иэ выходов регистров адреса подключены ко входам дешифраторов адреса, одни из входов коммутаторов подключены к выходам дешифраторов адреса и одним иэ выходов генераторов тока, выходы коммутаторов подключены к первому входу усилителя считывания, первый выход которого соединен с первым входом схеж сравнения, управляющие входы регистров адреса, дешифраторов адреса, схемы сравнения, усилителя считывания, коммутаторов, генераторов тока подключены к выходам блока управления, первый выход схемы сравнения и другие выходы регистров адреса соединены с одними иэ входов блоха управления, отличающее с я тем, что, с целью повышения быстродействияустройства и точности и достоверности контроля, оно содержит блок логического анализа и блок обнаружения ошибок в прошивке запоминающей матрицы, входы которого подключены соответственно к первому выходу уси-: лителя считывания и второму выходу схемы сравнения, а выходы - соответственно ко второму входу схемы сравнения и одному из входов блока логического анализа, другие входы которого соединены со вторым выходом усилителя считывания и другими выходами генераторов тока, а выходы со вторым входом усилителя считы- . вания, входами генераторов тока и другим входом блока управления, одни из выходов которого соединены с управляющими входами блока обнаружения ошибок в прошивке запоминающей матрицы и блока логического анализа.2, Устройство по п.1, о т л и ч а ю щ е е с я тем, что, блок обнаружения ошибок в прошивке запоминающей матрицы содержит амплитудно- временные селекторы, формирователи сигналов ошибок и элемент ИЛИ, входы которого подключены к выходам формирователей сигналов ошибок, одни из входов которых подключены к одним из выходов амплитудно-временных селекторов, другие входы которых и выход элемента ИЛИ являются выходами блока обнаружения ошибок в прошивке запоминающей матрицы, входами которого являются входы амплитудно-временных селекторов и другие входы формирователей сигналов ошибок.3, Устройство по п.1, о т л и ч а Ю щ е е с я тем, что блок ло,гического анализа содержит формирователи эталонных сигналов, схемы сравнения, формирователь калиброванныхсигналов, измерительный узел, узелиндикации и блок местного управле-,.ния, одни из выходов и входов которого подключены соответственно куправляющим входам схем сравнения измерительного узла и формирователякалиброванных сигналов и к одним извыходов схем сравнения, другие выходы которых и выход измерительного узла соединены со входами узлаиндикации, выходы формирователейэталонных сигналов подключены кодним из входов схем сравнения,дру гие входы которых соединены соответственно с выходом измерительногоузла и первым выходом формирователякалиброванных сигналов, первыйвход которого соединен с выходом щ одного из формирователей эталонныхсигналов, второй выход формирователя калиброванных сигналов и другиевыходы блока местного управленияявляются выходами блока логического анализа, входами которого являются вход измерительного узла, вто-:рой и третий входы формирователя каелиброванных сигналов и другой входблока местного управления.ЗО Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРР 435566, кл, 6 11 С 29/00, 1973.З, 2 Авторское свидетельство СССРпо заявке Р 104710/18-24,кл. С 11 С 29/00, 1975 (прототип),875468Составитель В. РудаковРедактор Т. Киселева Техред Л.Пекарь Корректор В. Бутяга Эаказ 9356/78 Тираж 648 Подписное ВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб., д,4/5филиал ППП "Патент", г.ужгород, ул,Проектная, 4