Устройство декодирования тональных сигналов

157 0034 ратор 2, делитель 3 частоты, счетчики4, 5 и 6, блок 7 вычисления кода длигель ности входно го сигнала, коммутаторы 8 и 9, блок 10 постоянной памятиблок 11 оперативной памяти, эл-т 12задержки, регистр 13, дешифратор 14,сумматор 15, блок 16 сравнения двоичных кодов, распределитель 17, эл-тыИ 18 и 19 и эл-тыИЛИ 20 и 21, В данНом устройстве процесс декодированияСигнала сводится к вычислению по поступлении Фронта входного сигнала коДов длительности ега периодов и сравИзобретение отнаситс я к радиосвязи и может бьть использовано для приема 20тональных сигналов ряда заданных частот, в частности для приема данных, Передаваемых последовательным частотНым кодом.Цель изобретения - повышение поме хоустойчивости с одновременным увеличением числа декодируемьх частот.На Фиг. 1 приведена структурная :.хема устройства декодирования тональных частот,; на Фиг. 2 - структурная 30 схема блока вычисления кода длительности входного сигнала; на фиг, 3 алгоритм работы декодера тональных. Сигналов. Устройство декодирования тональных сигналов содержит входной фильтр1, компаратар 2, делитель 3 частоты,первьй 4, второй 5 и третий 6 счетчики, блок 7 вычисления када длительности входного сигнала, первый 8 ивторой 9 коммутаторы, блок 10 постоянной памяти 1,БПП), блок 11 оперативной памяти БОЛ, элемент 12 задержки,выходной регистр 13, дешифратор 14сумматор 15, блок 16 сравнения двоичньх кодов, распределитель 17, первый18 и второй 19 элементы И, первый 20и второй 21 элементш ИЛИ. Блок 7 вычисления кода длительности входногосигнала содержит первый 22 и второй23 триггеры, регистр 24 сдвига, первый 25 и второй 26 счетчики, коммугатор 27, блок 28 оперативной памятиУБОП, первый 29 и второй 30 блоки:вычитания, входной регистр 31,55Устройство работает слеДующим образом.Счетчик 6, изменяя свое состояниес частотой выходного сигнала делитененни этих кодов с допустимыми значениями, хранящимися в блоке 1 0 постоянной памяти, Данные этого блока путем обеспечения их изменения позволяют выбирать оптимальные х-ки устройства, Так как в данном устройствераспознавание принимаемой частоты про.изводится сразу, то это сокращаетвремя обработки и расширяет диапазонобрабатываемых частот. Устройство поп.2 Формулы отличается выполнениемблока 7 вычисления. 1 з.п, Ф-лы,3 ип. ля 3 частоты, определяет текущее время. Входной синусоидальный сигнал,прошедший через входной фильтр 1,улучшающий соотношение сигнал/шум,преобразуется компараторам 2 в прямоугольные импульсы, имеющие частотувходного сигнала. Ло каждому Фронтусигнала на выходе компаратора 2 вблоке 7 вычисления производится вычисление кода длительности К (К),(К)(К-О) периодов входного сигнала путем вычисления разности кодовсчетчика 6 н момент фиксации поступления текущего периода входного сигнала и кодов, которые имел счетчик 6ранее, на.К, (К), (К)(К-О) периодов. Вычисленнь 1 е таким образом кодыдлительности последовательно подаютсяна информационные входы блока 11, наадресные входы которого через первыйкоммутатор 8 с выхода блока 7 вычисления подаются коды, определяющиечисло периодов, для которых определена длительность, Сигналом логической"1" с управляюшего выхода блока 7блок 11 оперативной памяти переводится в режим записи (для записи информации в БОП 11 необходимо, чтобь 1 наего первом входе бып сигнал логического 0), После записи кодов длительности К, (К)(К) периодоввходного сигнала БОЛ 11 сигналом логического "0" с управляющего выходаблока 7 вычисления переводится в режим счить 1 вания. Адрес ячеек памятиБОЛ 11 при этом определяется счетчиком,5, так как первьй коммутатор 8при изменении сигнала на его управляющем.входе устанавливается в состояние, прикотором н,. ега выходы поступают сигналы с выходов счетчика 5.7 0034 6 5 15Счетчик 5 является реверсивным счетчиком с предустановкой, работающим в 1режиме вычитания, По сигналу логической "1" на его первом входе (входеустановки) на выходах счетчика 5 устанавливается код числа К, определяющего максимальное число анализируемыхпериодов, При сигнале логического "0"на первом входе счетчика 5 по каждомуфронту сигнала на его втором (такто-вом) входе выходной код этого счетчика декрементируется.В исходном состоянии на выходахсчетчика 5 установлен код числапоэтому первоначально иэ блока 11 считывается код длительности К периодоввходного сигнала, который через второй коммутатор 9 подается на первыеадресные входы блока 10,Блок 1 0 имеет две области памяти,обращение к первой из которой производится при сигнале логического "0"на его втором (адресном) входе, а квторой - при сигнале логической "1"на втором входе. В первой областизаписаны коды для первых адресныхвходов второй области БПП 1 О, с которых для каждой из декодируемых частотнеобходимо начинать считывать данныепри проверке соответствия суммарнойдлительности К периодов сигнала тойипи иной частоты допустимым значениям (определенным областям адресныхкодов на первых входах БПП 1 О соот ветствует запись на его.первой странице некоторых чисел, однозначно соответствующих декодируемым устройством частотам) . Во второй области БПП10 хранятся данные, определяющие максимально допустимые длительности длякаждой из проверяемых сумм в К, (К),(К)(К-О) периодов, Начальный адрес для каждой из декодируемых частот,по которому во второй области БПЛ 1 0хранится код числа, определяющий максимально допустимую длительность К периодов, размещен в первой области БПП1 О, Увеличение кода этого адреса наединицу при считывании данных из второй области дает на выходе БПП 1 О кодчисла минимально допустимой длительности К периодов, По следующему адресу хранится код максимально допустимой длительности (К) периодов, далее - код минимально допустимой длительности (К) периодов и т,д.Элемент 12 задержки осуществляетинверсию управляющего сигнала блока 7 вычисления и его задержку: гри по 1явлении сигнала логического 0" навходе элемента 12 задержки на его вы-,Л.ходе в течение временисохраняетсясигнал логического 0 (время с должно быть равно суммарному времени, необходимому для считывания данных изБОБ 1, времени задержки сигнала вовтором коммутаторе 9 и времени задержки на считывание данных из БПП 10Поэтому после перевода блока 11 в режим считывания первоначальное считывание данных производится с первойстраницы блока 10, При этом определенной области кодов на первых входахБПП 1 0 соответствует считывание с егопервой страницы числа, однозначно определяющего начальный адрес проверки, 20 а следовательно, и саму декодируемуючастоту, Причем для предварительногопринятия решения о декодируемой частоте можно испольэовать только старшие разряды считываемого из БОП 11 25 кода длительности К периодов (то эк-,вивалентно делению числа, представленного на выходах блока 11, на 2,если не используется самый младшийразряд выходного кода БОп 11, и на 4, 30 если не используется 2 младших разряда, и т.п.) . Предварительное принятиерешения о принимаемой частоте без учета младших разрядов кода длительностиК периодов обеспечивает уменьшение 35 объема БПП 1 О. Возникающая при этомпогрешность в пределах допустимых отклонений суммарной длительности К периодов входного. сигнала устраняетсяпри последующих проверках.40 При появлении на выходе элемента12 задержки сигнала логической "1 "выходной код блока 10 записывается впараллельный регистр 13. Коммутатор9 устанавливается в состояние, лри 45 котором с первыми входами БПП 10 соединяется выход сумматора 15. Выходнымсигналом логической "1" элемента 12задержки разрешается и работа распределителя 17: при сигнале логической 50 "1" на его первом (управляющем) входеи сигнале логического "0" на его втором входе (Р-входе) по йроцту сигналана его третьем (тактовом) входе изменяются выходные сигналы распределите ля, Сумматор 15 осуществляет суммиро вание кодов, регистра 13 и первогосчетчика 4, первоначально установленного в нулевое состояние, поэтомусчитывание данных из второй области1570034 БГц 7. 10 начинается с адреса, определяемого кодом регистра 13, Го этому адресу в БПЛ 10 хранится код, определяющий максимально допустимую дли 5 тельность К периодов сигнала декодируемой частоты. Проверка соответствия суммарной длительности нескольких периодов входного сигнала допустимому значению производится путем сравнения 1 О блоком 1 6 сравнения числовых кодов, поступающих на его первые входы (с выхода блока 11.) и на вторые входы (с.выхода блока 1 0) . На первом выходе блока 1 6 сравнения двоичных кодов формируется сигнал логической "1", если число, представленное кодом на его вторых входах,.больше числа, представленного кодом на его вторых входах, На втором выходе блока 1 6 сравнения двоичных ходов сигнал логической "1" формируется в случае, если число, представленное кодом на первых входах блока 16, меньше числа, представленного кодом на его вторых вхо дах.Если суммарная длительность К периодов сигнала, определяемая кодом на первых входах блока 16 сравнения, меньше предельно допустимого значе ния, представленного кодом на вторых входах блока 1 6 сравнения, то на его первом выходе будет сигнал логического "0", что при появлении сигнала логической "1" на первом входе элемента И 18 не вызывает изменения уровня сигнала на выходе этого элемента, положительным фронтом сигнала .с первого выхода распределителя 17 через элемент ИЛИ 20 счетчик 4 сигналом по его пер вому (счетному) входу переводится в состояние 001. При этом код на выходе сумматора 15 увеличивается на единицу. Так как выходы сумматора 15 через коммутатор 9 соединены с первыми вхо дами БПП 10, то на.вторые входы блока 16 сравнения поступает код, определяющий минимально допустимую длительность К периодов сигнала декодируемой частоты, Если суммарная длительность К периодов сигнала, считываемая из БОП 11, больше минимально допустимого значения, то на втором выходе блока 1 6 сравнения будет сигнал логического "0" и при поступлении сигнала логической "1" на втором выходе распределителя 17 состояние на выходе элемента И 19 не изменится. Счетчик 5 по фронту сигнала на втором выходе распределителя 17 изменяет состояния, Формируя на своем выходе код числа (К), что обеспечивает считывание из блока 11 кода числа, определяющего длительность (К) периода входного сигнала, Этот код аналогично описан-. ному сравнивается в блоке 16 сравнения с максимально и минимально допустимыми значениями, хранящимися во второй области БПП 1 О. После этого код счетчика 5 вновь декрементируется и производится проверка длительности (К) периодов и т.д. Если условия всех проверок выполняются (что соответствует установке на выходе счетчика 5 кода числа.К-(0+1), то на выходе дешифратора 14, являющемся тактовым выходом декодера, Формируется сигнал, свидетельствующий о приеме частоты, код которой установлен на информационных выходах декодера (выходах регистра 1 3) . Появление сигнала логической на тактовом выходе вызывает Формирование сигнала логической "1" на выходе второго элемента ИЛИ 21, которым декодер .возвращается в исходное состояние: первыйсчетчик 4 и распределитель 17 по их вторым входам (Р-входам) сбрасываются, а реверсивный счетчик 5 переустанавливается, формирование сигнала начальной установки на выходе второго элемента ИЛИ 21 происходит и в случае невыполнения одного из условий про-. верки; если суммарная длительность контролируемой суммы периодов больше предельно установленного значения, то на первом выходе блока 16 сравнения будет сигнал логической "1" в момент появления сигнала логической "1" на первом выходе распределителя 17, что вызовет сигнал логической "1" на выходе первого элемента И 18, а следовательно, и на выходе элемента ИЛИ 21, Если же суммарная длительность контроЛируемой суммы периодов меньше установленного. значения, то сигнал логической "1", приводящий к начальной установке декодера, формируется на выходе второго элемента И 19,формирование кода длительности входного сигнала осуществляется в блоке 7 вычисления следующим образом. По фронту вь 1 ходного сигнала компаратора, поступающего на вход счетчика 25, увеличивает код своего состояния, определяя тем самым порядковый номер периода входного сигнала. При этомтриггер 23 по тактовому входу устанавливается в нулевое состояние. Выход триггера 23 соединен с первымвходом (Р-входом) регистра 24 сдвига;Поэтому по фронту сигнала, поступающего на тактовый вход регистра 24сдвига, на его первом выходе (выходепервого разряда) устанавливается сигнал логическая "1", что обеспечивает 10запись в регистр 31 кода О, установленного на информационных входах ихарактеризующего состояние счетчика6 в момент прихода фронта входногосигнала. Сигналом логической "1 " с 15первого выхода регистра,24 сдвигаБОП 28 переводится в режим записи,коммутатор 27 устанавливается в состояние, при котором к первым 1 адресньи) входам блока 28 оперативной памятИ подключаются выходы первогосчетчика 25. Это обеспечивает записьв БОЛ 28 по адресу, определяемому порядковым номером периода входногосигнала, выходного кода регистра 31,характеризующего текущее время прихода входного сигнала. По следующемуфронту сигнала на тактовом входе сигнал логической "1." появляется на втором выходе регистра 24 сдвига, кото-.а 301рым триггер 22 переустанавливается,формируя на управляющем выходе сигналлогической "1 " и разрешая работу второго (реверсивного) счетчика 26. Этимже сигналом триггер 23 по второму 5входу (Б-входу) устанавливается в единичное состояние, на выходах регистра 24 сдвига устанавливаются сигналылогического "0", БОП 28 цереводитсяв режим считывания, а к его адресным 0входам через коммутатор 27 подключаются выходы первого блока 29 вычитания.На выходах блока 29 вычитания формируется разность кодов двух чисел: выходного кода счетчиков 25 и 26. На 45выходе первого счетчика 25 установленкод порядкового номера периода входного сигнала. В исходном состоянии на.выходах второго счетчика 26 установлен код числа К - максимального числаанализируемых периодов. Поэтому наадресных входах БОП 28 формируетсякод номера периода входного сигнала,который был ранее на К периодах. Этообеспечивает считывание из БОП 28 котда М счетчика 6; который он имел ранее на К периодах входного сигнала,На выходе второго блока 30 вычитанияформируется разность кодов (О - И). кодов счетчика 6 в моменты времени, разделенные К периодами анализируемого сигнала. Так как счетчик 6 работа 1ет с частотой Г--- а время виктфтсации появления переднего фронта входного сигнала отмечается по состоянию счетчика 6, то величина (О - М)Г будет с точностью до.периода тактовой частоты определять длительность К пе- риодов входного сигнала. Код длительности входного сигнала через информационные выходы выдается для записи во внейнее устройство одновременно с кодом числа периодов, для которого он определен (для этого используются адресные выходы). Счетчик 26 работает в режиме вычитания, поэтому с каждым импульсом на его втором (тактовом) входе выходной код его будет последовательно декрементироваться, представляя на выходах коды чисел К, (К), (К) и т.п. Соответственно на других выходах будут. коды длительности К, (К), (К) периодов входного сигнала. При формировании на втором выходе счетчика 26 (выходе переноса) сигнала логической "1" триггер 22 по второму входу устанавливается в исходное состояние, что обеспечивает блокировку работы счетчика 26 и установку на его выходах кода чисел К. На управляющем выходе формируется сигнал логического "0", что свидетельствует об окончании цикла вычисления анализируемых длительностей сигнала,Такчм образом, процесс декодирования сигнала (фиг. 3) сводится к вычислению по поступлении фронта входного сигнала кодов длительности его К, (К), (К) (К) периодов и сравнении этих кодов с допустимыми значениями, хранящимися в блоке 10. При этом за счет увеличения выходной частоты сигнала делителя 3 частоты и постоянном значении полосы по срабатыванию .допустимые значения отклонения фронтов входного сигнала может достигать нескольких периодов сигнала делителя. Причем чем больше разность чисел, определяющих максимальную и минимальную суммарные длительности нескольких периодов, тем ближе форма частотной характеристики устройства к прямоугольной. Поэтому отклонение частоты сигнала в определенных пределах не приводит к изменению вероятности приема. Контроль же каждой сум 1570034 12марной длительности нескольких периодов производится путем сравнения с двумя крайними допустимыми значениями вне зависимости от того, сколь велика между ними разность, Это дает возмож 5 ность увеличивать частоту делителя 3 и тем самым улучшать форму частотной характеристики декодера без увеличения времени,затрачиваемого на обработку. При этом полоса по срабатыванию определяется данными блока 10, что позволяет путем их изменения выбирать оптимальные характеристики устройства. 15В предлагаемом устройстве распознавание принимаемой частоты производится сразу, что сокращает время об-. работки и расширяет диапазон обрабатываемых частот, 20Формула из о брет ения1. Устройство декодирования тональных сигналов, содержащее послецо вательно соединенные входной фильтр и компаратор, последовательно соединенные первый счетчик и сумматор, последовательно соединенные второй счетчик и дешифратор, вход делителя частоты соединен с соответствующим входом блока оперативной памяти и является тактовым входом устройства, а также первый и второй элементы И, первый элемент ИЛИ, блок постоянной памяти, выходной регистр и элемент задержки, о т л и ч а ю щ е е с я тем, что, с целью повышения помехоустойчивости с одновременным увеличением числа декодируемых частот, введены блок вычис леиия кода длительности входного сигнала, первый и второй коммутаторы, блок сравнения двоичных кодов, распределитель и второй элемент ИЛИ, при этом вьход делителя частоты через 4 третий счетчик соединен с информационными входами блока вычисления кода длительности входного сигнала, к сигнальному входу которого подключен выход компаратора, инФормационные выходы блока вычисления кода длительности входного сигнала подключены к соответствующим входам блока оперативйой памяти, к адресным входам которого подключены соответствующие выходы блока вычисления кода длительности входного сигнала через первый коммутатор, к другим входам которого подключены соответствующие выходы второго счетчика, а к управляющему входу первогокоммутатора, входу элемента задержкии управляющему входу блока оперативной памяти подключен управляющий выход блока вычисления кода длительности входного сигнала, выходы блокаоперативной памяти подключены к соответствующим входам второго коммутатора и блока сравнения двоичных кодов,к другим входам которого подключенывыходы блока постоянной памяти и информационные входы выходного регистра, выходы которого через сумматорподключены к другим входам второгокоммутатора, выходы которого соединены с входами блока постоянной памяти,тактовый вход которого соединен с тактовым входом выходного регистра, управляющим входом второго коммутатора,первым входом распределителя и подключен к выходу элемента задержки,первый выход распределителя подсоединен к первью входам первого элементаИ и первого элемента ИЛИ, второй входкоторого соединен с вторым выходомраспределителя, первым входом второгосчетчика и первым входом второго элемента И, второй вход которого соединен с первым выходом блока сравнениядвоичных кодов, второй выход которого соединен с вторым входом первогоэлемента И, выход которого соединенс первым входом второго элемента ИЛИ,второй и третий входы которого соединены соответственно с выходом второгоэлемента И и с выходом дешийратора,первый вход первого счетчика соединенс выходом первого элемента ИЛИ, выходвторого элемента ИЛИ соединен с вторыми входами первого и второго счетчиков и распределителя, тактовый входкоторого соединен с тактовым входомблока вычисления кода длительностивходного сигнала и входом делителячастоты. 2, Устройство по п.,1, о т л и - ч а ю щ е е с я тем, что блок вычисления кода длительности входного сигнала содержит последовательно соединенные первый счетчик, первый блок вычитания, коммутатор, блок оперативной памяти и втОрой блок вычитания,другие входы которого соединены с информационными входами бло-. ка оперативной памяти и выходами входного регистра, последовательно соединенные первый триггер и второй счетчик, выходы которого соединены с другими выходами первого блока вычитания, и последовательно соединенные второй триггер и регистр сдвига, первый выход которого соединен с управляющим входом входного регистра, коммутатора и блока оперативной памяти, тактовый вход которого соединен с со:ответствующими входами регистра сдви- О га и второго счетчика и является тактовым входом блока. вычисления кода длительности входного сигнала, первые входы первого блока вычитания соединены с другими входами коммутатора 15 первый. вход первого счетчика соединен с первым входом второго триггера, второй вход которого соединен с вторымвыходом регистра сдвига и первым входом первого триггера, второй вход которого соединен с вторым выходом второго счетчика, причем входы входногорегистра, первый вход первого счетчика и второй вход второго счетчика являются соответственно информационными, сигнальным и тактовым входамиблока вычисления кода длительностивходного сигнала, инфоукационными,адресными и управляющим выходами являются соответственно выходы второгоблошка вычитания, второго счетчика ивторой выход первого триггера.1570034 Составитель Б,ЕвдокимоРедактор Н,Лазаренко Техред Л.Сердюкова орректор О.Билл Ча оиэводственно-издательский комбинат "Патент", гУжгород,Гагарина, 10 460 Тираж 526 ПодписноеГосударственного комитета по изобретениям и открьггиям при ГКНТ СС113035 Москва, Ж, Раушская наб., д, 4/5