Квадратор

(57) Изобретениелительной техникеформирования суммьличин и извлечениного корня. Цель ычисено длявух ветносится ки предназнаквадратов из нее кваобретения асши 7-20, элементы 21 - ент НЕ 25, блок 26 ователи 27 и 28 имп атели 29 и 30 импу ионные входы 31 и 4 задуправл жки, эления, такли ля формиро- информараторов. ьсо ьсов, 2 ква еспе гетеиная блока синхрониз импульсов.Квадратор со сдвига, суммато тель 5, коммута 8, элементы И 9 регистры 1-3мматор-вычитатриггеры 7 иементы ИЛИ держир 4,тор 6 мен ОСУДАРСТВЕННЫЙ КОМИТЕТО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМРИ ГКНТ СССР(71) Институт электродинамики Институт проблем моделировэнергетике АН УССР(56) Авторское свидетельство1 1180885, кл, С 06 Р 7/552,Авторское свидетельство СНф 1322273, кл, С 06 Р 7/552,Изобретение тельной техник формирования к и извлечения к Цель изобре класса решаемых чения вычислен из суммы квадр На фиг. 1 и схема квадратоотносится к вычии предназначеноадратов двух велиадратного корня.ения - расширенизадач за счет оя корня квадратнтов двух чисел,ображена структуа; на фиг. 2 - сации и тактовател рение класса решаемых задач за счетдополнительной возможности вычисления квадратного корня из суммы квадратов двух чисел. Эта задача решается тем, что в квадратор, содержащийдва регистра сдвига, сумматор, коммутатор, семь элементов И, четыреэлемента ИЛИ, три элемента задержки,два тактователя импульсов, триггер,два формирователя импульсов и блокуправления, введены третий регистрсдвига, сумматор-вычитатель, второйтриггер, четвертый элемент задержки,сэлемент НЕ и восьмой элемент И, Изобретение может найти применение рляпостроения цифровых систем управления, цифровых дифференциальных анализаторов и специализированных вычислительных устройств, 2 ил,Блок 26 управления состоит изнератора 33 импульсов, распределиля 34 импульсов, генератора 35 одночных импульсов, триггера 36, элмента НЕ 37, коммутаторов 38 и 3первого . - пятого выходов 40-44,Тактователи 27 и 28 импульсовдержат элементы И - НЕ 45 и 46, элИЛИ 47, элемент НЕ 48, триггер 4информационный вход 50, управляющ3 1501049вход 51, прямой 52 и инверсный 53выходы,Квадратор работает следующим образом,5В исходном состоянии коммутатором39 блока 26 управления подключаютвыход генератора 35 одиночных импульсов к информационному входу триггера36. Генератор 33 тактовых импульсов 10блока 26 управления формирует последовательность тактовых импульсов,из которых п-разрядный распределитель 34 импульсов формирует и последовательностей импульсов, длительностью 1/Г, периодом Т = и/Г и сдвинутых друг относительно друга на время С = 1/Г, где Г - частота тактовыхимпульсов генератора 33 импульсов,и - количество разрядов регистров 201-3 сдвига. Коммутатором 38 подаютсигнал "1" с выхода элемента НЕ 37на управляющий вход генератора 35одиночных импульсов, на выходе которого выделяется одиночный импульс 25из последовательности и-го разрядараспределителя 34 импульсов. Выходной импульс генератора 35 одиночныхимпульсов через коммутатор 39 поступает на информационный вход триггера 3036, устанавливая его в единичноесостояние. Сигнал "1" прямого выходатриггера 36 поступает на управляющиевходы регистров 1-3 сдвига, которыепод действием тактовых импульсов,поступающих с выхода 40 блока 26управления, устанавливаются в нулевое состояние, так как на их уста-новочных входах действует сигнал0. Триггер 17 устанавливается в 40нулевое состояние нулевым сигналом,сдвигаемым с выхода регистра 2 сдвига на инверсный вход сброса триггера 7. Триггер 8 находится в нулевомсостоянии, в которое он устанавливается в предыдущем цикле работыквадратора. В исходном состоянии принулевом сигнале на. управляющем входекоммутатор б подключает свой выходк выходу элемента ИЛИ 18, На выходах50формирователей 29 и 30 импульсов висходном режиме действуют нулевыесигналы.Элемент И 10 блокируется нулевымсигналом прямого выхода тактователя5527 импульсов. Элемент И 13 в исходном режиме блокируется нулевым сигналом прямого выхода триггера 8, Блокировку элементов И 14 и 15 осуществляет нулевой сигнал прямого выхода тактователя 28 импульсов. В исходном режиме сумматор-вычитатель 5 находится в режиме суммирования.Режим вычислений устанавливается коммутатором 39 блока 26 управления путем подключения выхода генератора 35 одиночных импульсов к входам запуска формирователей 29 и 30 импульсов, Вычисления в квадраторе начинаются после запуска с помощью коммутатора 38 генератора 35 одиночных импульсов, выходной импульс которого запускает формирователи 29 и 30 импульсов и устанавливает триггер 8 в единичное состояние.На выходах формирователей 29 и 30 импульсов после запуска формиру - ются импульсы, длительность которых пропорциональна сигналам (аналоговым или цифровым), действующим на инфор - мационных входах 31 и 32 устройства.Если длительность выходных импульсов формирователей 29 и 30 импульсов различна, то наибольший по длительности импульс выделяется на выходе элемента ИЛИ 19, а импульс наименьшей длительности - на выходе элемента И 11.Под действием наименьшего импульса на выходе элемента И 11 тактователь 28 импульсов формирует из последовательности импульсов и-го разряда распределителя 34 импульсов блока 26 управления строб пачки импульсов, количество которых пропорционально наименьшей величине, действующей на одном из информационных входах 31 и 32 квадратора. Сигнал строба на прямом выходе тактователя 28 импульсов открывает элемент И 15 и переключает коммутатор 6 в состояние, в котором его выход соединяется с выходом элемента 23 задержки на такт. Под действием наибольшего импульса выхода элемента ИЛИ 19 тактователь 27 импульсов формирует строб пачки импульсов, количество которых пропорционально наибольшей величине, Сигнал строба с прямого выхода тактователя 27 импульсов открывает элемент И 10, который подключает вход, сумматора 4 к выходу коммутатора 6.После запуска устройства единичный сигнал прямого выхода триггера 8 открывает элемент И 12, через который начинает поступать последовательность импульсов п-го разрядараспределителя 34 импульсов блока 26 управления, задержанная элементом 24 задержки на длительность тактового импульса генератора 33 импульсов. Первый импульс последовательности, действукщий на выходе элемента И 12, устанавливает в единичное состояние триггер .7, на инверсном выходе которого формируется нулевой сигнал, блокирующий элемент И 9.Единичный сигнал прямого выхода триггера 7 спустя время задержки элемента. 21 задержки на длительность тактового импульса генератора 33 импульсов поступает через элемент ИЛИ 17 на вход элемента И 9, Под действием тактовых импульсов генератора 33 импульсов блока 26 управления с выхода регистра 2 сдвига в первом такте сдвигается младший разряд начального нулевого кода, сигнал которого поступает на инверсный вход вход сброса триггера 7 и устанавливает его в нулевое состояние, На инверсном выходе триггера 7 формируется единичный сигнал, который снимает блокировку элемента И 9. Благодаря задержке элементом 21 задержки на длительность тактового импульса сигнала прямого выхода триггера 7 на выходе элемента И 9 формируется импульсный сигнал, который в первом такте под действием тактовых импульсов записывается в регистр 2 сдвига в качестве младшего разряда двоичного кода. В течение первого такта импульс первого разряда распределителя 34 импульсов блока 26 управления поступает через элемент ИЛИ 18, элемент И 14, открытый сигналом строба прямого выхода тактователя 28 импульсов, и элемент ИЛИ 20 на вход сумматоравычитателя 5, который в это время находится в режиме вычитания, Сигнал управления режимом вычитания формируется на выходе элемента И 15 из сигнала строба прямого выхода тактователя 28 импульсов. Кроме того, импульс первого разряда распределителя 34 импульсов блока 26 управления поступает через элемент ИЛИ 18 на вход элемента 23 задержки на такт. В следующем (втором) такте выходной сигнал элемента 23 задержки через коммутатор 6, элемент И 10 и сумматор 4 записывается под действием тактовых импульсов в регистр 1 сдвига в качестве единицы второго разряда двоичного кода.В течение и тактов (первый шаг 5вычислений) сумматор-вычитатель 5выполняет вычитание импульса первогоразряда распределителя 34 импульсовблока 26 управления из начальногонулевого двоичного кода, сдвигаемо го под действием тактовых импульсовс выхода регистра 3 сдвига. На выходерезультата сумматора-вычитателя 5формируется дополнительный код единицы младшего разряда 1111, который 15 под действием тактовых импульсов генератора 33 импульсов блока 26 управления записывается в регистр 3 сдвига. Сигнал займа из и-го разрядав сумматоре-вычитателе 5 блокируется 20 путем запрета элемента И 15 черезэлемент НЕ 25 импульсом и-го разряда распределителя 34 импульсов блока26 управления.Таким образом, спустя п тактов 25 (первый шаг вычислений) в регистре1 сдвига сформировался двоичный коддвойки, в регистре 2 сдвига - единицы, а в регистре 3 сдвига - дополнительный код единицы,После первого шага вычислений в течение первых и тактов в регистрах 1 и 2сдвига соответственно сформировалисьдвоичные коды квадратичной функции2 Х, = 2 и аргумента Х, = 1, а в регистре 3 сдвига - дополнительный код 35квадратичной функции - Х, = - 1.2На втором и последующих шагах вычислений до окончания действия наименьшего импульсного сигнала на вы ходах формирователей 29 и 30 импульсов квадратор формирует в регистрах1 и 2 сдвига соответственно двоичныекоды квадратичной функции и аргумента согласно соотношению; 2 Х, = 2 Х , + 2(2 Х , + 1),где Х и Х - значения аргументаквадратичной функции 50на 1.-м и (1.-1)-м шагах вычислений соответственно.В регистре 3 сдвига квадратичнаяфункция с отрицательным знаком форми" 55руется в дополнительном коде согласно выражению:- .Х = -Х, - (2 Х;, + 1) (2)5 10 15 20 25 30 40 50 5 Например, на -м шаге вычислений под действием тактовых импульсов, формируемых генератором 33 импульсов блока 26 управления, на первый вход сумматора 4 сдвигается начиная с младшего разряда последовательный двоичный код величины 2 Х,, сформированный на предыдущем (-1)-м шаге вычислений, а с выхода регистра 2 сдвигается начиная с младшего разряда последовательный двоичный код аргумента Х , который задерживается элементом 22 задержки на такт. На выходе .элемента 22 задержки формируется последовательный двоичный код величины 2 Х;, , в младшем разряде которого всегда содержится нулевой сигнал. Импульс первого разряда распределителя 34 импульсов блока 26 управления поступает на первый вход элемента ИЛИ 18 одновременно с поступлением на его второй вход с выхода элемента 22 задержки младшего разряда двоичного кода величины 2 Х;, . На выходе элемента ИЛИ 18 формируется последовательный двоичный код величины 2 Х;, +1, из которого элемент 23 задержки на такт формирует последовательный двоичный код величины 2(2 Х;, + 1), поступающий через коммутатор 6 и элемент И 10 на вход сумматора 4, Под действием тактовых импульсов .на другой вход сумматора 4 с выхода регистра 1 сдвига поступает начиная с младшего разряда последонательный код величины 2 Х. сфор-. мированный на предыдущем шаге вычисления. На выходе сумматора 4 согласно соотношению (1) Формируется последовательный двоичный код величины 2 Х , который под действием тактовых1импульсов записывается в регистр 1 сдвига.На каждом шаге вычислений в регистре 2 сдвига дноичньп код Х;увеличивается на единицу. Действительно установка триггера 7 в единич ное состояние импульсом последовательности выхода элемент И 12 обеспе чивает разрыв цепи циркуляции кодов с выхода регистра 2 сдвига на его информационный вход, так как элемент И 9 закрыт нулевым сигналом инверсного выхода триггера 7.До возврата триггера 7 в нулевое состояние в младшие разряды двоичного кода регистра 2 сдвига записываются нулевые сигналы, Триггер 7 возвращает н нулевое состояние первый начиная с младшего разряда нулевой сигнал двоичного кода, который сдвигается под действием тактовых импульсов с выхода регистра 2 сдвига, Переход триггера 7 из единичного состояния н нулевое приводит к Формированию на выходе элемента И 9 импульсного сигнала благодаря задержке элементом 21 на длительность тактоного импульса единичного сигнала прямого выхода триггера 7 его предыдущего состояния. Следовательно, вместо первого начиная с младшего разряда нулевого разряда двоичного кода, сдвигаемого под действием тактовых импульсов с выхода регистра 2, на его информационный вход поступает импульс, сформированный на выходе элемента И 9, Остальные разряды двоичного кода, сднигаемого с выхода регистра 2, переписываются без изменения через элементы ИЛИ 17 и И 9 в регистр 2 сдвига, Таким образом, двоичный код н регистре 2 сдвига на каждом шаге вычислений за время п тактов увеличивается на единицу и соответствует количеству импульсов, действующих на выходе элемента И 12 с момента запуска устройства.Одновременно в регистре 3 сдвига Формируется дополнительный код отри - цательной величины квадратичной функции -Х согласно выражению(2). Последовательный двоичный код величины 2 Х + 1, сформированный на -м шаге вычислений, поступает с выхода элемента ИЛИ 18 на вход сумматора-вычитателя 5 через элементы И 14,и ИЛИ 20, Под действием тактовых импульсов с выхода регистра 3 поступает начиная с младшего раз -ряда дополнительный код величины Хсформированный на предыдущем (-1)-м шаге вычислений, Сумматор-вычитатель 5 выполняет вычитание согласно выражению (2), а дополнительный код результата -Х, записывается под1действием тактовых импульсов н регистр 3 сдвига.Устройство работает аналогичным образом до окончания действия наименьшего импульса на одном из выходов формирователей 29 и 30 импульсов, 11 осле окончания строба наименьшего импульсана прямом выходе тактователя 28 импульсов коммутатор 6 подключает свой ныход к выходу элемента ИЛИ18, элемент И 14 закрывается,а сумматор-вычитатель 5 переключается в режим суммирования, С момента окончания строба наименьшего импульса на прямом выходе тактователя 28 импуль 5 сов и до момента окончания строба наибольшего импульса на прямом выходе тактователя 27 импульсов в регистре 3 сдвига запоминается дополнитель б ный код квадрата наименьшей величигны -Х динамическим способом, путем циркуляции кода под действием тактовых импульсов с выхода регистра 5 сдвига на его информационный вход через сумматор-вычитатель 5, так как элементы И 13 и 14 в это время закрыты.На интервале времени от момента окончания наименьшего до момента 20 окончания наибольшего импульса на выходах формирователей 29 и 30 импульсов в регистре 1 сдвига формируется сумма квадратов двух величин согласно следующему соотношению: 25У,+Х=(У;+Х)+27;+1,(3) 1 Фгде Х - наименьшая входная величина;У - наибольшая входная величина.К моменту окончания наименьшего импульса в регистре 1 сдвига формируется согласно (1) двоичный код 2 Х удвоенного значения квадрата наименьшей величины, а в регистре 2 сдвига - двоичный код наименьшей величины Х.Допустим, что наименьший импульс величины Х окончился на 1-м шагей вычислений, тогда Х = У и Х = У40 Поэтому, после.-го шага вычислений в регистре 1 сдвига содержится двоич 2, гный код величины 2 Х = 7 + Х , а в регистре 2 сдвига - двоичный код величины У , который с помощью элеЪ45 мента 22 задержки на такт удваивается. На выходе элемента ИЛИ 18 формируется последовательный двоичный код величины 2 У, - 1, так как в младший разряд поступает импульс первого разряда распределителя 34 импульсов блока 26 управления, Последовательный двоичный код величины 2 У, + 1 поступает с выхода элемента ИЛИ 18 через коммутатор б и элемент И 10 на одиниз входов сумматора 4, на другой вход которого с выхода регистра 1 сдвига под действием тактовых импульсов сдвигается последовательный(4) Е, =Е+ 22 + 1,Действительно, двоичный код 2 = У сдвигается под действием тактовых импульсов с выхода регистра 2 сдвига, удваивается элементом 22 задержки и увеличивается на единицу на выходе элемента ИЛИ 18 таким же образом, как было описано, На выходе элемента ИЛИ 18 Формируется двоичньп код величины 22 + 1 который посту 1пает через элементы И 13 и ИЛИ 20 двоичный код величины У, + Х . Ре 1 зультат суммирования, которьп согласг г но (3) равен величине У, + Х, записывается под действием тактовых импульсов в регистр 1 сдвига. В это же время на (+1)-м шаге вычислений в течение п тактов двоичный код в регистре 2 сдвига в процессе перезаписи с выхода на вход через элементы ИЛИ 17, И 9 увеличивается на единицу. На всех последующих шагах вычисления выполняются аналогичным образом до момента окончания наибольшего импульса входной величины У. В этом случае на выходе элемента ИПИ 19 устанавливается нулевой сигнал, который формирует на прямом выходе тактователя 27 импульсов нулевой сигнал, блокирующий элемент И 10, В регистре 1 сдвига динамическим способом путем циркуляции двоичного кода через сумматор 4 фиксируется сумма квадратов двух входных величин У + Х,г 2Одновременно с процессом Формирования суммы квадратов двух величин устройство формирует в регист е 2 сдвига двоичньп код величины У +Х следующим образом. К моменту окончания импульса наибольшеи величины в регистре 3 сдвига динамическим способом хранился дополнительньп код величины -ХгПо окончанию строба наибольшей величины элемент И 13 открывается инверсным выходом тактователя 27 импульсов.Обозначим величину, накапливаемую в регистре 2 сдвига, через 2, а в регистре 3 сдвига - через Е. Предположим,что наибольший импульс величины У окончился на 1-м шаге вычислений тогда Е = -Х 2 = УФ1С этого момента сумматор-вычитатель 5, работающий в режиме суммирования, реализует следующее соотношение:= 0 выражение (7) принимает вид (4).Обнуление сигнала разбаланса Е 1+вв 0обеспечивает авенство Е = Х + Уи а 2откуда Е = Х + ч на вход сумматора-вычитателя 5, на другой вход которого с выхода регистра 3 сдвига под действиемтактовых импульсов сдвигается величина разбаланса Е , сформированная наФпредыдущем шаге вычислений. На выходе сумметора-вычитателя 5, работающего в режиме суммирования, формируется новый код разбаланса согласно1 О (4), который под действием тактовых импульсов записывается в регистр 3 сдвига. В это время на каждом шаге вычислений двоичный код в регистре 2 сдвига в процессе перезаписи за и15 тактов с выхода на,вход регистра 2 сдвига через элементы ИЛИ 17 и И 9 увеличивается на единицу, как было описано, Так продолжается до тех пор пока дополнительный код разбаХ20 ланса Е + в регистре 3 сдвига не)+1достигнет положительного или нулевого значения. В этом случае на выходе переноса сумматора-вычитателя 5 формируется сигнал переноса из п-го разряда, который открывает элемент И 16, Импульс и-го разряда распределителя 34 импульсов блока 26 управления проходит через элемент И 16 и устанавливает триггер 8 в нулевое30 состояние, который сигналом прямого выхода блокирует элементы И 12 и 13. Процесс вычислений в квадраторе завершен. В регистре 1 сдвига запоминается динамическим способом двоичный код величины Х + 7 , а в регистй аРе 2 сдвига - величина 2 =Хе + Хе. В том, что алгоритм (4) по оляет сформировать величину 2 = Х + У можно убедиться из следующих соотношении.н 40Если 2=ХтХ,тоХ=ХаУс е у. Сформируем сигнал разбаланса на (1+1)-м шаге вычислений,Е =Е-Х - У21+В момент окончания импульса наибольшей величины У на 1-м шаге вычисй лений имеем 2, = У или Е; - У = О.Квадратор реализует соотношение Формула изобретения Квадратор, содержащий первый и второй регистры сдвига, сумматор, первый триггер, коммутатор, семь элементов И, четыре элемента ИЛИ, три ,элемента задержки, два тактователя импульсов, блок управления, два формирователя импульсов, причем выход первого регистра сдвига соединен с первым входом сумматора, выход которого подключен к информационному входу первого регистра сдвига, вход синхронизации которого и вход синхронизации второго регистра сдвига соединены с первым выходом блока управления, второй выход которого соединен с управляющими входами первого и второго регистров сдвига, установочные входы которых подключены к входу логического нуля квадратора, выход второго регистра сдвига соединен с инверсным входом сброса первогс триггера, непосредственно и через первый элемент задержки - с первыми входами соответственно первого и второго элементов ИЛИ, вторые входы которых подключены соответственно к выходу второго элемента задержки и третьему выходу блока управления,четвертый выход которого подключен к тактовым входам первого и второго 1 тактователей импульсов, управляющие входы которых соединены с выходамиосоответственно третьего элемента ИЛИ и первого элемента И, прямой выход первого тактователя импульсов соединен с первым входом второго элемента И, выход которого подключен к второму входу сумматора, управляющий вход коммутатора соединен с прямым выходом второго тактователя импульсов, выход второго элемента ИЛИ соединен непосредственно с первым входом третьего элемента И и первым информационным входом коммутатора и через третий элемент задержки - с вторым информационным входом коммутатора, пятый выход блока управления соединен с входом запуска первого и второго формирователей импульсов, информационные входы которыхявляются информационными входами квадратора, а выходы соединены соответственно с первыми и вторыми входами первого элемента И и третье 5 го элемента ИЛИ, прямой и инверсный выходы первого триггера соединены соответственно с входом второго элемента задержки и первым входом четвертого элемента И, второй вход и выход которого подключены к выходу первого элемента ИЛИ и информционному входу второго регистра сдвига, первый и второй входы четвертого элемента ИЛИ соединены соответственно с выходами третьего и пятого элементов И, о т л и ч а ю щ и й с я тем, что, с целью расширения класса решаемых задач за счет дополнительной возможности вычисления корня 20 квадратного из суммы квадратов двух чисел, в него введены третий регистр сдвига, сумматор-вычитатель, второй триггер, четвертый элемент задержки, восьмой элемент И, элемент НЕ, причем выход третьего регистра сдвига соединен с первым входом сумматора-вычитателя, второй вход которого соединен с выходом четвертого элемента ИЛИ, выход результата сумматоравычитателя подключен к информационному входу третьего регистра сдвига, установочный вход, вход синхронизации и управляющий вход которого соединены с входом логического нуля квадратора, первым и вторым выходами блока управления соответственно, информационный вход первого триггерасоединен с выходом шестого элементаИ, первый вход которого соединен свыходом четвертого элемента задержки, вход которого соединен непосредственно с четвертым выходом блокауправления и через элемент НЕ - спервым входом седьмого элемента И,второй вход и выход которого подключены соответственно к прямому выходувторого тактователя импульсов и квходу режима вычитания сумматора-вычитателя, вход режима сложения и выход переноса которого соединены синверсным выходом второго тактователя импульсов и с первым входом восьмого элемента И, второй вход и выходкоторого соединены соответственно счетвертым выходом блока управления ивходом сброса второго триггера, пятыйвыход блока управления соединен с информационным входом второго триггера,,прямой выход которого соединен с первым входом пятого и вторым входомшестого элементов И, второй и третийвходы пятого элемента и подключены кинверсному выходу первого тактователяимпульсов и выходу второго элементаИЛИ, второй вход третьего элементаИ соединен с прямым выходом второготактователя импульсов, выход коммутатора соединен с вторым входом второго элемента И,1501049 аг составитель Г. Барановактор Л.Пчолинская Техред М,Яндык Корректор Н.Борисова ираж 66 одственно-издательский комбинат "Патент", г. Ужгород, ул, Гагарина, 10 Заказ 4869/45 ВНИИПИ Государ венного комите 113035, Москва по изобретениям и -35, Раушская наб Подпи ытйям ягою) оепри ГКНТ ССС