Устройство для обработки данных при формировании диаграммы направленности антенной решетки

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКРЕСПУБЛИК 801 6 Р 15/20 Е ИЗОБРЕТЕНИЯ СПИ СВИДЕТЕЛЬСТВУ АВТОРСК динатам. приема, атель 2 вычиспольэо ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИПРИ ГКНТ СССР(71) Специальное конструкторско-те нологическое бюро с опытным произ водством при Белорусском государст венком университете им. В.И.Ленина (72) А.Н.Карташевич, В.М,Приходько и А.А.фомин(56) Авторское свидетельство СССР У 1144118, кл. С 06 Г 15/20, 1983.Авторское свидетельство СССР У 1150630, кл. С 06 Г 15/20, 1983.Авторское свидетельство СССР У 1229775, кл. С 06 Р 15/332, 1984 (54) УСТРОЙСТВО ДЛЯ ОБРАБОТКИ ДАННЫХ ПРИ ФОРМИРОВАНИИ ДИАГРАММЫ НАПРАВЛЕННОСТИ АНТЕННОЙ РЕШЕТКИ(57) Изобретение относится к лительиой технике и может ис ваться для обнаружения и определениянаправления на источник излучениясигналов, Целью изобретения является расширение функциональных возможностей за счет получения сигналовпо лучам диаграммы направленностиантенной решетки, на вводах приемников которой формируются сигналы звукового давления и градиента давленияпо трем ортогональным коорУстройство содержит блок 1аналого-цифровой преобразовкоммутатор 3, блок 4 буферной памяти, умножитель 5, накапливающий сумматор 6, блок 7 оперативной памяти,накапливающий сумматор 8, коммутатор9, блок 10 памяти коэффициентов,коммутатор 11, блок 12 памяти входовзадержек, сумматор 13, блок 14 ин"вертирования, счетчик 5 текущей вы- % юборки, блок 16 управления. 3 ил.Изобретение относится к вычисли- ., тельной технике и может быть использовано для решения задач обнаружения и определения направления на источник излучения сигналов.5Цель изобретения - расширение функциональных возможностей устройства путем получения сигналов по лучам диаграммы направленности антенвой решетки, на выходах приемников которой формируются сигналы звукового давления и градиента давления потрем ортогональным координатам.На фиг. 1 представлена схема устройства; на фиг. 2 - схема блока уп; равления; на фиг. 3 - временные ди,аграммы работы.Устройство содержит блок 1 приема, аналого-цифровой преобразователь 20 (АЦП) 2, коммутатор 3, блок 4 буферной памяти, умножитель 5, накапливающий сумматор 6, блок 7 оперативной памяти, накапливающий сумматор 8, коммутатор 9, блок 10 памяти коэффициентов, коммутатор 11, блок 12 памяти кодов задержек, сумматор 13, блок 14 инвертирования, счетчик 15 текущей выборки, блок 16 управления, генератор 17 тактовых импульсов, 30 счетчик 18, коммутатор 19, счетчик 20 канала, коммутатор 21, счетчик 22 коэффициентов, триггеры 23 и 24, дешифратор 25, элемент И 26, формирователь 27 прямоугольных импульсов,триггеры 28 и 29, счетчик 30 шага,группу 31 элементов ИЛИ, счетчик 32направления, коммутатор 33, формирователь 34 прямоугольных импульсов,группу 35 элементов ИЛИ, входы и выходы 36-41. Устройство работает следующимобразом.Сигналы с выходов приемников антенной решетки (Р, - величина звукового давления на приемнике, ЧЧ,Ч - три ортогональные компонентйградиента давления приемника, х1 М) поступают на входы АЦП 2,где дискретизируются и преобразуются в цифровую форму. Формированиесигналов по лучам диаграммы направленности антенной решетки с фазовекторными элементами выполняется эатри этапа,Первый этап выполняется при поступлении импульса текущей выборки свыхода АЦП 2 на вход блока 16 управ Ч, = Ч,впчЧ, -- Ч, в 3 п МЧ; =Чвпц+мВ(М 1= . Ч,;Р(и) = Ь(5)1-.о"Р (п,1) где ЧкЧ Ч , - выборки сигналов градиен 21 фта давления по осям Х, У,Е с приемника, 3. = 1 М,Р, - выборка сигнала давленияд приемникаК - длина импульсной характеристики дифференциатора;Горизонтальныи угол- вертикальный угол;ЬЦ) - коэффициенты импульснойхарактеристики дифференциатора;ВИ) - кардиоидная характеристи"ка направленности.Первоначально формируется характеристика направленности отдельных фаэовекторных приемников путем поворота трехортогональных компонент градиента давления на углы с и задаваемых по входу устройства, Данная операция выполняется за девять тактов.Во время первого такта из блока 4 считывается компонента Ч которая записывается в регистр множимого умножителя 5, Одновременно из блока 10 памяти коэффициентов считываются значения функции вхпЮ, которые поступают через коммутатор 11 на вход умножителя 5. Результат умножения с выхода умиожителя 5 заносится в предварительно обнуленный накапливающий сумматор 6. ления и на вход счетчика 15, который переводится при этом в следующее состояние. Цифровые выборки сигналов с выхода АЦП последовательно поступают на информационный вход коммутатора 3 и с его выхода записываются в блок 4, После занесения четырех выборок с последнего фазовекторного приемника антенной решетки устройство переходит на выполнение второго этапа обработки.Во время второго этапа осуществляется преобразование сигналов согласно выражениямВо время второго такта из блоков4 и 10 считываются соответственнокомпонента Чу, и значение функциисоз Ц аналогично первому такту ирезультат умножения с выхода умножителя 5 суммируется с результатомумножения первого такта в накапливающем сумматоре б,Во время третьего такта преобразованная компонента ЧпередаетсяК 1через коммутатор 3 и записываетсяв ячейку блока 4, где ранее находился код компоненты ЧВо время четвертого такта из блока 1 О памяти коэффициентов считывается значение функции з 1 п, котороечерез коммутатор 11 поступает навход умножителя 5, где записываетсяв регистр множителя, В регистре мнодимого умножителя 5 в это время находится код компоненты Ч записанный во время второго такта, результатумножения вновь заносится в предварительно обнуленный накапливающий сумматор 6.Во время пятого такта осуществляется умножение Ч, на созси результат умножения вычитается из кода,находящегося в сумматоре 6, 30Во время шестого такта преобразованная компонента Ч, записываетсяв ячейку блока 4, в которой ранее находился код компоненты Ч, .Во время седьмого ч восьмого тактов вычисляется Ч , которое выпол. няется аналогично первым двум тактам, отличие заключается лишь в том,что из блока 10 памяти коэффициентовпоступают значения зпЧ, соя, а из 40блока 4 считываются коды компонентЧХ 1 т Ч 1Во время девятого такта код преобразованной компоненты Ч, заносится в первую ячейку блока 7 оперативной памяти. На первый адресный входблока 7 оперативной памяти при этомпоступает код номера канала, а навторой адресный вход - код текущейвыборки, поступающий с выхода сумматора 13, на второй вход которогопоступает нулевая информация с выхода блока 12 памяти кодов задержек ис выходов блока 14,Во время следующих двух тактов 55определяется величина В,. Во времядесятого такта из блока 4 считывается преобразованная компонента Чкоторая заносится в регистр множимого умножителя 5. Во время одиннадцатого такта из блока 4 считывается преобразованная компонента Чу которая через коммутатор 1 записывается в регистр множителя, результат умножения записывается в предварительно обнуленный на первом этапе обработки накапливающий сумматор 6.Во время двенадцатого такта код с выхода накапливающего сумматора 6 записывается во вторую ячейку блокаоперативной памяти, с выхода которого поступает на вход накапливающего сумматора 8, где суммируется с предыдущим результатом.Начиная с тринадцатого такта, в устройстве выполняется К тактов (К - длина импульсной характеристики дифференциатора), во время которых осуществляется коррекция амплитудно- частотной характеристики и сдвиг фазы на 90 сигналов звукового давления Р,. Такты работы дифференциатора выполняются следующим образом. С выхода 41 блока 16 управления на вход блока 10 памяти коэффициентов поступает уровень "1", который выбирает область в памяти коэффициентов, в которой находятся коэффициенты импульсной характеристики дифференциатора, тот же уровень "1" поступает на управляющий вход коммутатора 9, подключая выход 40 блока 16 управления через данный коммутатор к входу блока 10 памяти коэффициентов, С выхода 39 блока 16 поступают код адреса канала и коды адресов для считывания К выборок сигнала звукового давления Р первого приемника. С выхода блока 4 выборки Р записываются в регистр множимого умножителя 5. Одновременно на вход регистра множителя через коммутатор 11 поступают значения коэффициентов импульсной характеристики дифференциатора, В конце каждого такта результат умножения заносится в накапливающий сумматор 6, который перед первым тактом дифференцирования обнуляется. После выполнения К тактов дифференцирования преобразованная выборка сигнала Р заносится во вторую ячейку первого какала блока 7 оперативной памяти. На адресный вход данного блока с выхода сумматора 13 поступает код, равный сумме кода счетчика 15 и кода К/2-1. Запись со сдвигом выборки сигнала звукового давления Р произ 1462351водится для компенсации задержкисигналов при дифференцировании. Дляформирования кода К/2 - 1 на входблока 14 с выхода блока 16 поступает уровень "1", нулевая информация,поступающая с выхода блока 12, преобразуется на выходе блока 14 в код,состоящий из логических ециниц. Послезанесения выборки Р, на адресный Овход блока 4 с выхода 39 блока управления поступает код адреса следующего канала и начинаются такты преобразования четырех выборок Ч, Чу,Ч, Р следующего канала, которые выполняются аналогично описанному. После окончания преобразования выборокпоследнего канала устройство переходит к третьему этапу обработки выборок сигналов антенной решетки. 20Во время выполнения третьего этапа обработки осуществляется формирование выборок сигналов по лучам диаграммы направленности. Этап выполняется следующим образом. С выхода 36 25, блока управления на блоки 12 и 7поступают код адреса канала.и код но-.мера направления, В блоке 12 находятся коды относительных задержекканалов для различных направлений ЗОприхода сигналов, На выходе сумматора 13 формируется код, равный суммекода на выходе счетчика 15 и выходного кода на выходе блока 12. Поданному коду из блока 7 оперативнойпамяти считывается однЪ выборка измассива выборок сигналов данного канала. Код с выхода данного блокапоступает на вход накапливающего сумматора 8, который перед формировакием сигнала по каждому направлениюобнуляется. После считывания выбороксигнала звукового давления Р производится считывание преобразованнойкомпоненты колебательной скоростиЧ для каждого канала. После считывания двух выборок сйгналов последнего канала на выходе устройстваформируется суммарный сигнал Р ++ Ч по данному направлению и устройство переходит к формированиюсигнала по следующему лучу диаграммынаправленности. После формированиясигнала по последнему лучу диаграммынаправленности устройство переходитв режим ожидания до прихода следующего импульса выборки,Блок 16 управления формирует управляющие сигналы для трех этапов обработки следующим образом, Импульс выборки, поступающий на вход блока 16, устанавливает триггеры 23 и 24 в единичное состояние. Уровень "1" с выхода триггера 23 разрешает работу генератора 17, который вырабатывает при этом серию тактовых импульсов, поступающих на вход счетчика 18, на его выходе последовательно появляются коды, по которым осуществляется запись четырех компонент сигналов каждого фазовекторного приемника. Код адреса с выхода счетчика 18 через группу 35 элементов ИЛИ поступает на выход 39 блока управления. Сигнал с выхода второго разряда счетчика 18 поступает через коммутатор 19 на вход Счетчика 20 каналов и задним фронтом устанавливает его в следующее состояние. На выход 39 блока 16 поступает код адреса следующего канала и происходит запись очередных четырех компонент в блок 4. После записи выборок последнего канала сигнал с выхода старшего разряда счетчика 20 задним фронтом устанавливает триггер 24 в состояние "0", что приводит к установке в единичное состоякие триггера 28. Одновременно сигнал с выхода старшего разряда счетчика канала 20 через коммутатор 21 задним фронтом устанавливает в следующее состояние счетчик 22, код с выхода которого поступает также на выход 39 блока 16Формирование управляющих сигналов для второго этапа обработки выполняется следующим образом, Уровень "1" с выхода триггера 28 поступает на .Установочный вход счетчика ЗО и переводит его в счетный режим. Формирование управляющих сигналов для преобразовакия компонент одного канала поясняется временными диаграммами, приведенными на фиг, 3. Один из участков временных диаграмм соответствует операции поворота выборок трех компонент градиента давления Ч, Ч, Ч, а другой - дифференцированию выборок сигнала звукового давления Р, Выходной код счетчика 30 поступает на вход дешифра.тора 25, на выходе которого появляются уровни "1", разрешающие формирование управляющих сигналов для . выполнекия данного такта второго .этапа. На первом выходе дешифратора 25 формируется код адреса длясчитывания и записи информации четы" рех выборок каждого канала из блока 4, который поступает через группу 35 элементов ИЛИ на выход 39 блока 16, Сигнал .с второго выхода дешифратора, который также поступает на выход 39, управляет режимом записи" считывания информации блока 4. Код с третьего выхода дешифратора 25 разрешает формирование тактовых импульсов для записи информации в накапливающий сумматор 6 и его обнуления и записи информации в регистры умножителя 5. Формирование импульсов осуществляется формирователем 2 по фронтам импульсов, поступающих с генератора 17 тактовых импульсов в соответствии с временными диаграммами на фиг. 3. Импульсы записи и обнуления поступают с выхода формирователя 27 на выход 38 блока 16Код с четвертого выхода дешифратора 25 разрешает прохождение тактовых импульсов с выхода генератора 17 через элемент 26 и коммутатор 21 на вход счетчика 22 во время выполнения, тактов дифференцирования. Данный счетчик считает по: модулю К, поэтому по поступлении К-го тактового импульса счетчик устанавливается в исходное состояние, Код с выхода счетчика 22 поступает на выход 39 блока 16 и используется для считывания К выборок сигнала Р по данному каналу. Код с пятого выхода дешифратора 25 поступает на выход 37 блока 16 и используется для управления записью преобразованных компонент в блок 7 оперативной памяти. На этом же выходе формируется уровень "1" при запйси преобразованной выборки Р, который поступает на вход блока 14. На шестом выходе дешифратора 25 формируется код адреса для занесения преобразованных компонент в соответствующие две ячейки блока 7 оперативной памяти, Данный код через элементы ИЛИ группы 31 поступает на выход 36 блока 16. Код с седьмого выхода дешифратора 25 поступает на выход 46 блока 16 и управляет передачей информации через коммутаторы 11 и 9, а также выбирает области блока 10 памяти коэффициентов, в которых расположены значения функций синуса и косинуса углов поворота градиентных компонент и коэффициенты импульсной характеристики дифферей 25 30 35 40 45 5 10 15 20 циатора. Код с восьмого выхода дешифратора 25 поступает через коммутатор 33 на выход 37 блока 16 и используется для записи информации внакапливающий сумматор 8 при получении кардиоидной характеристики направленности. После выполнения К тактов счетчик 30 обнуляется. Сигнал свыхода старшего разряда данногосчетчика через коммутатор 19 заднимфронтом переводит счетчик 20 в следующее состояние, и осуществляетсяформирование управляющих сигналовдля преобразования четырех выбороксигналов следующего приемника аналогично описанному. При формировании управляющих сигналов последнегоканала сигнал с выхода старшего разряда счетчика 20 задним фронтом сбрасывает триггер 28, который устанавливает при этом в единичное состояние триггер 29.1 Формирование управляющих сигналов третьего этапа обработки производится следующим образом. На вход счетчика 20 поступают через коммутатор 19 с выхода счетчика 18 импульсы, которые переключают сетчик 20 в следующее состояние, Коды с выхода счетчика 20 поступают на выход 36 блока 16, На этот же выход поступают код с выходов разрядов счетчика 32 и через элементы ИЛИ группы 31 код с выхода первого разряда счетчика 32, который используется для управления считыванием выборок Р или Ч . Счетчик 32 переключается в следующее состояние по заднему фронту сигнала с выхода старшего разряда счетчика 20, Импульсы записи для накапливающего сумматора 8 поступают с выхода коммутатора 33 на выход 37 блока 16. После формирования сухарногосигнала Р + Ч по данному направле"1нию по заднему фронту сигнала с выхода первого разряда счетчика 32 формируются импульсы сопровожденияинформации и импульсы обнуления накапливающего сумматора 8 с помощьюформирователя 34, При формированиисигнала по последнему направлениюпо заднему фронту сигнала с выходапоследнего разряда счетчика 32 сбрасываются триггер 23 и триггер 29 иблок 16 управления прекращает формирование управлякицих сигналов до прихода следующего импульса пуска.1462351 которого соединен с информационным входом второго накапливающего сумматора, вход множителя умножителя соединен с выходом второго коммутатора, второй информационный вход которого подключен к выходу блока памяти коэффициентов, информационный вход которого соединен с выходом третьего коммутатора, первый информационный вход которого является входом устройства, второй информационный вход соединен с пятым выходом блока управления, шестой выход которого подключен к управляющим входам первого, второго и третьего коммутаторов и к входу задания операции блока памяти коэффициентов, выход первого коммутатора соединен с информационным входом блока буферной памяти, первый выход блока памяти кодов задержек и выход блока инвертирования подключены к входам второго и третьего слагаемых сумматора соответственно, второй выход блока памяти кодов задержек соединен с информационным входом блока инвертирования.2, Устройство по п. 1, о т л и - ч а ю щ е е с я тем, что блок управления содержит четыре триггера, счетчик, коммутаторы, счетчик канала, счетчик коэффициентов, счетчик шага, дешифратор, счетчик направления, две группы элементов ИЛИ, элемент И, два формирователя прямоугольных импульсов и генератор тактовых импульсов, вход запуска которого соединен с выходом первого триггера, а выход подключен к счетному входу счетчика, к счетному входу счетчика шага, к.первому входу элемента И и к тактовому входу первого формирователя прямоугольных импульсов, выход которого является третьим выходом блока, единичные входы первого и второго триггеров соединены с входом пуска блока, выход второго триггера соединен с единичным входом третьего триггера, с управляющим входом первого коммутатора и с шестым выходом блока, выходы разрядов счетчика соединены с первыми входами элемен" тов ИЛИ первой группы, выходы которых соединены с четвертым выходом блока, вторые входы элементов ИПИ первой группы соединены с первым выходом дешифратора, второй выход которого соединен с четвертым выходом блока, третий выход дешифратора соеФормула изобрете ния 5 10 15 20 25 30 3540 45 50 55 1. Устройство для обработки данных при формировании диаграммы направленности антенной решетки, содержащее блок приема, выход которогосоединен с информационным входоманалого-цифрового преобразователя,выход готовности которого соединенсо счетным входом, счетчика текущейвыборки и входом пуска блока управ: ления, первый выход которого соединен с адресным входом блока памятикодов задержек и первым адреснымвходом блока оперативной памяти, выход которого подключен к информационному входу первого накапливающего сумматора, выход которого является выходом устройства, второй адресный вход блока оперативной памяти соединен с выходом сумматора,вход первого слагаемого которогоподключен к выходу счетчика текущейвыборки, о т ли ч а ю щ е е с ятем, что, с целью расширения функциональных возможностей за счет получения сигналов по лучам диаграммынаправленности антенной решетки, навыходах приемников которой формируются сигналы звукового давления иградиента давления по трем ортогональным координатам, в него введеныпервый, второй, третий коммутаторы,блок буферной памяти, умножитель,второй накапливающий сумматор, бпокинвертирования, блок памяти коэффициентов, причем информационный выход аналого-цифрового преобразователя соединен с первым информационнымвходом первого коммутатора, второйинформационный вход которого подключен к информационному входу блокаоперативной памяти и к выходу второго накапливающего сумматора, второйвыход блока управления соединен с ,разрешающим входом блока инвертирования, с входом записи первого накапливающего сумматора и с входомзаписисчитывания блока оперативнойпамяти, управляющие входы второгонакапливающего сумматора и умножителя подключены к третьему выходу блокауправления, четвертый выход которо-, го подключен к входу задания операции блока буферной памяти, выход которого подключен к первому информационному входу второго коммутатора и к входу множимого умножителя, выходдинен с управляющим входом первогоформирователя прямоугольных импульсов, четвертый выход дешифратора соединен с вторым входом элемента И,выход которого соединен с первым информационным входом первого коммутатора, выход которого соединен сасчетным входом счетчика коэффициентов, выход которого подключен к четвертому выходу блока, выход второгоразряда счетчика соединен с первымиинформационными входами второго нтретьего коммутаторов, выход второгокоммутатора соединен со счетным вхо- )5дом счетчика каналов, выходы разрядов которого соединены с первым ичетвертым выходами блока, выход старшего разряда счетчика каналов соединен с вторым информационным входом 20первого коммутатора, с нулевыми входами второго и третьего триггерови со счетным входом счетчика направления, выход последнега разряда которого соединен с нулевыми входами 25первого и четвертого триггеров, выход третьего триггера соединен с управляющими входами второго коммутатора и дешифратара, с единичным входомчетвертого триггера и с установоч- ЗО ным входом счетчика шага, вькад четвертага триггера соединен с установочным входом счетчика направленияи с вторым информационным входомтретьего коммутатора, выход которогосоединен с вторым выходам блока,выходы разрядов счетчика шага соединены с инфармацианньи входом дешнфратара и с пятым выходом блока, выход старшега разряда счетчика шагасоединен с вторым информационным входом второго коммутатора, пятый выход дешифратара соединен с вторым выходом блока, шестой выход подключенк первым входам элементов ИЛИ второйгруппы, выходы которых соединены спервым выходом блока, вторые входыэлементов ИЛИ второй группы и входвторого формирователя прямоугольныхимпульсов соединены с выходам первого разряда счетчика направления,выходы разрядов которого соединеныс первым выходом блока, выход второго формирователя прямоугольных импульсов соединен с вторым выходомблока, седьмой выход дешифраторасоединен с шестью выходом блока,восьмой выход подключен к управляющему входу третьего коммутатора.