Устройство контроля характеристик электрических сигналов

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 119) (11) 151) 4 6 01 К 31/28 ОП НИЕ ИЗОБРЕТЕНИЯ К 54) УСТРОЙСТВО КОНТРОЛЯИСТИК ЭЛЕКТРИЧЕСКИХ СИГН(57) Изобрзовано длэлектриче ке, вычисл тени измеренияких сигнал ои ростроениишение достеристик.формированвычислител из ти тв он уп л оверноУстроиия этьный и ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ НОМУ СВИДЕТЕЛЬСТВ(71) Киевский научно-исследовательский и конструкторский институт периферийного оборудования(56) Авторское свидетельство СССР У 551600, кл. 6 04 Г 10/04, 1975.Авторское свидетельство СССР У 849114, кл, 6 01 В 31/28, 1979. ХАРАКТЕАЛОВт быть испольхарактеристикв в автоматитехнике, приборетения - повыонтроля хараксодержит блок 1ных сигналов,вляющий блок 2,1211676 ключ 3, делитель 4 входного сигнала, блоки 5-7 компараторов, мультиплексоры 8 и 9, триггеры 0,11,1627, ключи 28-30, линии 31-33 задержки, преобразователи 34.-36 времяамплитуда, счетчики 37 и 38 и преобразователь 39 амплитуда-код. Делитель 4 входного сигнала представляет собой резистивно-емкостную цепочку и служит для нормализацииизмеряемого сигнала к амплитуде,обеспечивающей нормальный режимработы блоков 5-7 компараторов. Он Изобретение относится к электроизмерительной технике и можетбыть использовано для измеренияхарактеристик электрических сигналов в автоматике, вычислительнойтехнике, приборостроении.Цель изобретения - повышениедостоверности контроля характе -ристик электрических сигналов за Осчет исключения неоднозначностисчета импульсов счетчиками грубогоизмерения сигнала.На фиг.1 изображена блок-схемаустройства контроля характеристик13электрических сигналов; на фиг.2 -блок-схема вычислительного и управляющего блока; на фиг,3 - временные диаграммы работы устройства.Устройство контроля характерис Отик электрических сигналов содержит блок 1 формирования эталонныхсигналов, вычислительный и управляющий блок 2, ключ 3, делитель 4входного сигнала, блоки 5-7 компараторов,мультиплексоры 8 и 9, триггеры 10 и 11, генератор 12 тактовыхимпульсов, каналы 13-15 преобразования, каждый из которых содержит соот-ветственно триггеры 16 (17, 18)ЗО19 (20,21), 22 (23, 24), 25 (26, 27),ключ 28 (29,30), линию 31 (32, 33) за- фдержки и преобразователь 34 (35,36)время-амплитуда, счетчики 37 и 38,преобразователь 39 амплитуда-код,Выходы преобразователей 34, 35 иЭ 536 время-амплитуда каждого каналапреобразования соединены соответобеспечивает деление входного сигнала в соотношениях :1, 1:10, 1;100. Блок 1 формирования эталонных сигналов служит для задания эталонныхсигналов на вход измерительнойчасти устройства. В каждый канал 1315 преобразования введены линии31 (32, 33) задержки и триггеры16 (17, 18), 19 (20,21), 22 (23,24) и 25 (26,27). В описании приведены блок-схема вычислительного и управляющего блока и временные диаграммы работы устройства, 3 ил. ственно с первым, вторым и третьим входами преобразователя 39 амплитуда-код, выход которого соединен с первым входом вычислительного и управляющего блока 2, первый выход которого соединен соответственно с первыми входами первого 5, второго 6 и третьегоблоков компараторов, выход первого 5 блока компараторов соединен с первыми входами первого 8 и второго 9 мультиплексоров, выход второго блока 6 компараторов - с вторыми входами первого 8 и второго 9 мультиплексоров, выход третьего блока 7 компараторов - с первым входом первого триггера 10, второй вход которого соединен с вторым выходом вычислительного и управляющего блока 2, третий выход которого соединен с третьим входом первого триггера 10, а четвертый выход - с третьими входами первого 8 и второго 9 мультиплексоров, выход первого мультиплексора 8 соединен с первым входом второго триггера 11, второй вход которого соединен с выходом второго мультиплексора 9, с вторым входом вычислительного и управляющего блока 2, третий вход второго триггера 11 соединен с выходом первого триггера 10, третий и четвертый входы вычислительного и управляющего блока 2 соединены соответственно с выходами первого 37 и второго 38 счетчиков, пятый выход вычислительного и управляющего блока 2 соеди12116 10 15 Делитель 4 входного сигнала служит для нормализации измеряемогосигнала к амплитуде, обеспечивающейнормальный режим работы блоков 5,6 и7 компараторов. Он обеспечивает деление входного сигнала в соотношениях 1:1, 1: 10, 1:100. Делитель 4входного сигнала представляет собой резистивно емкостную цепочку.Блоки 5, 6 и 7 компараторов слу-.жат для сравнения измеряемого сигнала с уровнем напряжения, задаваемого от вычислительного и управляющего блока 2. В к честве компараторов в данном устройстве применяется микросхема КР 597 СА (бК 0.348.610 ТУ) .Триггер 10 служит для формирования импульса Начало измерениятриггер 11 - для формирования первого измерительного интервала.Триггер 16 (17,18), ключ 28 (2930) (логические элементы И), линия31 (32, 33),задержки, преобразователь34 (35, 36) время-амплитуда соответственно каждого из трех каналов преобразования, а также счетчики 37 и38 и преобразователь 39 амплитуда-кодслужат для формирования второго измерительного интервала; контроляпервого и второго измерительных интервалов; представления результатовконтроля в виде кодов координат точек формы контролируемого сигнала; фиксирования на счетчиках 37 и 38и преобразователе 39 амплитуда-код результатов контроля.Устройство контроля характеристикэлектрических сигналов работает следующим образом. 20 25 30 Вычислительный и управляющийблок 2 состоит из запоминающегоблока 40, буферного регистра 41 выдачи информации, буферного регистра 42 цифроаналогового преобразователя, цифроаналогового преобразователя 43, буферного регистра 44 выдачи информации, регистра 45 команд и шин 46 передачи уровней напряжений с выхода цифроаналогового преобразователя,Блок 1 формирования эталонныхсигналов служит для задания эталонных сигналов на вход измерительной части устройства с целью проверки его работоспособности и точности измерений. В качестве блока 1 фор мирования эталонных сигналов может быть использован серийно выпускаемый прибор Г 5-55, которыйобеспечивает задание на вход системы сигналов в диапазоне от 10 нсдо 0,5 с и амплитудой + 1 О В.Вычислительный и управляющий 55 блок 2 служит для задания программируемых уровней напряжений на входы блоков 5,6 и 7 компараторов; за 40 50 нен с первыми входами третьих триггеров 16, 17 и 18 каждого каналапреобразования, четвертый выход вычислительного и управляющего блока 2соединен с первыми входами первого ключа 3, делителя 4 входных сигналов и блока 1 Формирования эталонных сигналов, выход которого соединен с вторым входом первого ключа 3,выход которого соединен с вторымвходом делителя 4 входного сигнала, выход которого соединен с вторыми входами первого 5, второго 6 итретьегоблоков компараторов,третий вход первого ключа 3 соединен с клеммой входного сигнала, выход второго триггера 11 соединен свторым входом третьего триггера16 первого канала 13 преобразования и с шестым входом вычислительного и управляющего блока 2, выходвторого мультиплексора 9 соединенс третьим входом третьего триггера16 первого канала 13 преобразования, вторым входом третьего триггера 17 второго канала 14 и вторымвходом третьего триггера 18 третьегоканала 15 преобразования, выходпервого триггера 10 соединен спятым входом вычислительного иуправляющего блока 2. 76 1дания кодов на входы мультиплексоров 8 и 9; выдачи сигналов разрешения измерения на вход триггера 10; выдачи по команде "Конец измерения" (на вход триггера 10) сигнала "Сброс разрешения измерения", приема измерительной информации и ее хранение; вычисления характеристик сигналов.В качестве вычислительного и управляющего блока 2 использована вычислительная машина СМ 1800.Ключ 3 служит для коммутации (подключения ) исследуемых или эталонных сигналов на вход делителя 4 входного сигнала. Ключ 3 реализован на электромеханических реле (тип реле РЭС).Пусть в качестве входного сигнала служит исследуемый сигнал, поступающий на входную клемму устройства, или эталонный сигнал с выхода блока 1 формирования эталонных сигналов, Тогда по команде вычислитель- но го и упр авляюще го блока 2 в е го буферный регистр 41 выдачи информации, а также в буферный регистр 42 цифроаналогового преобразователя записываются следующие управляющие коды: код управления ключом 3; код управления делителем 4 входного сигнала; код Формирования уровней напряжений; код задания режимов измерения на входы мультиплексоров 8 и 9. Измеряемый сигнал через ключ 3 и делитель 4 входного сигнала поступает на первые входы компараторов блоков 5, 6 и 7, на вторые входы которых поступают опорные уровни напряжений по шине 46 от цифроаналогового преобразователя 43 вычислительного и управляющего блока 2. При этом, если амплитуда сигнала на первых входах компараторов превышает опорные уровни напряжений на вторых входах компараторов блоков 5, 6 и 7, то с их выходов через мультиплексоры 8 и 9 и триггер 11 импульсы поступают на входы первого и второго разрядов буферного регистра 44 приема информации вычислительного и управляющего блока 2, Единичные состояния первого и второго триггеров буферного регистра приема информации являются признаком на изменение коэффициента деления делителя 4 входного сигнала. Вычислительный и управляющий блок 2 по команде регистра 45 команд с выхода запоминающего блока 40 изменяет код управления делителя 4 входного сигнала и передает его через буферные регистры 41 выдачи информации. Таким образом измерительный сигнал Формируют по амплитуде, обеспечивающей необходимый режим работы блоков 5,6 и 7 компараторов. После этого с выхода циФроаналогового преобразо-, вателя 43 вычислительного и управляющего блока 2 задают уровень напряжения (Фиг.За,1) на второй вход компаратора блока 5 на время измерительных тактов, уровень нап 5 10 15 20 25 30 35 Щ Д 5 50 55 ряжения (фиг,За, 2) на второй входкомпараторов блока 6 на времяР -го измерительного такта, а уровень напряжения (Фиг.За, 3) на второй вход компаратора блока 7 на время Р измерительных тактов,Тогда сигналы (фиг,Зб, в) с выходов компараторов блоков 5 и 6 поступают на входы мультиплексоров 8 ии 9, а сигналы с выхода компаратора блока 7 (фиг.Зг) поступают навход триггера 10. На второй входтриггера О поступает сигнал(фиг.Зд) разрешения измерения отпервого разряда буферного регистра41 выдачи информации вычислительного и управляющего блока 2. Триггер1 О устанавливается в состояние 1"(фиг.Зе). Это соответствует переднему фронту импульса Начало измерения". С выхода триггера 10импульс "Начало измерения поступает на вход триггера 11 и в третийразряд буферного регистра 41 приема информации вычислительного иуправляющего блока 2,Пусть на входы мультиплексоров 8 и 9 задан режим, заключающийся в определении координат точек Формы контролируемого сигнала. Это обеспечивает прохождение сигнала с выхода блока 5 компараторов через мультиплексор 8 на вход установки в состояние "1" триггера 11 (Фиг,Зж) и прохождение сигнала с выхода блока 6 компараторов через мультиплексор 8 на вход установки в состояние "О" триггера 11 (Фиг.Зж), Сформированный на триггере 11 импульс (фиг.Зж) является первым измерительим интервалом. Он соответствует времени от начала измерений (координат) до момента времени пересечения фронта контролируемого сигнала с уровнем напряжения, заданного от вычислительного и управляющего блока 2 на вторые входы блока 6 компараторов, Второй измерительный интервал соответствует промежутку времени когда уровень контролируемого сигнала выше уровня задаваемого на второй вход блока 6 компараторов напряжения (фиг.Зз) . Выделение числа импульсов тактовой частоты генератора 12 тактовых импульсовг (фиг.2, Б), заполняющих оба измери(фиг. 3, О , О , О ), соответствующих моментам от переднего фронтаизмерительного интервала до переднего фронта первого импульса, заполняющего этот интервал, реализуется каналами 13,14 и 15 преобразования. Сигналы с выхода триггера 11 и выхода мультиплексора 9поступают на вход трех каналовпреобразования, Эти сигналы обесипечивают запуск в состояние 1передним фронтом импульса (фиг.Зб)триггера 16 (фиг.З, О, ) канала 13преобразования, задним Фронтом импульса (фиг.Зв) триггера 17 (фиг,З,О) канала 14 преобразования и.передним фронтом импульса (фиг.Зв)триггера 18 (фиг.З, О,) канала 15преобразования,Работа каналов 13, 14 и 15 преобразования в каждом из режимов измерений аналогична. Поэтому рассмотрим работу, например, канала 13преобразования, Передний фронт импульса с выхода триггера 16 (17,18),соответствующий переднему фронтуимпульса первого измерительногоинтервала (фиг.Зж), поступает напервый вход триггера 19 (20,21) ивторой вход установки в состояние(счетный) вход триггера 19 (20,21)и триггера 25 (26, 27) поступаютимпульсы тактовой частоты с выходатактового генератора 12 импульсов.Моменты поступления импульсов на первый и второй входы триггера 19имеют случайный характер. Однаковключение триггера 19 в состояние "1" определяется переднимфронтом импульсов тактовой частотыпри условии наличия импульса разрешения на первом его входе с выхода триггера 16. Поэтому при включении триггера 19 в состояние "1"1-м импульсом тактовой частоты с.выхода генератора 2 тактовых,импульсов всегда передний фронт импульса с выхода триггера 19 (Фиг;Э,Ь,О, О) через ключ 28 (29,30)(Фиг,Э, О,О,Оэ) обеспечит надежное разрешение по первому входутриггера 25,запуск его в состояние"1" о второму входу 1+1-м импульсом тактовой частоты (фиг.З, О,.О,О). Линия 31 (32, 33) задержки, 5 10 15 20 25 30 35 40 45 50 55 соединяющая второй выход триггера25 с его входом установки в нуль,обеспечивает формирование необходимой длительности импульсовс первого выхода триггера 25. Количество этих импульсов определяетсядлительностью импульсов разрешения,поступающих на первый вход триггера 25 (Фиг.З, О). Задний фронтэтого импульса разрешения формируется с помощью ключа (элемента И)28 передним фронтом импульса разрешения с выхода триггера 20 канала 14 преобразования (фиг.З, Оз,Ь), Задержка распространения фронта сигнала через триггер 20 канала 14 преобразования и ключ 28 канала 13 преобразования обеспечивает надежное формирование последне 1го импульса фиг. 3, О 4, О) с вы -хода триггера 25. Импульсы с выходатриггера 25 поступают на вход установки в состояние "0" триггера 22(23, 241, Сформированные на триггере 22 (23, 24) импульсы д, (дй6 ) (фиг.З, О,О,О ) поступаютна вход преобразователя 34 (35, 36)время-амплитуда. С выхода триггера25 импульсы поступают также на входсчетчика 3, на котором формируется код Б, Аналогично работают ка -налы 14 и 15 преобразования. На счетчике 38 формируется код В,Длительность импульсов д 1 ,М21дМ (фиг. 3, О О , О .), Формируемыхна триггерах 22,23 и 24 соответственно трех каналов 13,14 и 15 преобразования, равна Г + дС, гдед 1 изменяется от 0 до С. Амплитуда импульсов на выходе преобразователей 34, 35 и 36 время-амплитуда (фиг.З Об,Об О 6) пропорциональна длительностям дС д , и дй з импульсов с выхода триггеров соответственно 22, 23 и 24.Напряжения (амплитуда) 6 О,дО,дОр, соответствующие длительностям импульсов 6 й,О, дз последовательно во времени,с выходов преобразователей 34, 35 и36 время-амплитуда каналов 13, 14и 15 преобразования поступают навходы преобразователя 39 амплитудакод. Цифровые значения каждого изэтих напряжений с выхода преобразователя 39 амплитуда-код представляют собой измеренные значения интервалов д Сд 1, и дС . ОбозначимФэти коды соответственно через М, К иК. Тогда во время Р-го измерительного такта на счетчиках 37 и 38,а также на преобразователе 39 амплитуда-код формируются данные оконтроле двух измерительных интервалов (фиг.3, ж,з) при заданном программируемом уровне, Причем величина первого измерительного интервала равна значению кодов Б+Й -К,а величина второго измерительногоинтервала равна значению кодов В+К"-К. Данные о двух измерительныхинтервалах по командам регистра45 команд вычислительного и управляющего блока 2 переписываются в егозапоминающее устройство , Эти данные представляют собой координатывух точек измеряемого сигнала отосительно начала измерений на заданном пороговом уровне,5 1 О 15 20 ЗО 35 40 45 50 55 Для получения всех координат точек контролируемого сигнала необходимо от вычислительного и управляющего блока 2 в каждом из Р;: - Х тактов измерения изменить пороговый уровень на втором входе компаратора блока 6 и выдать команду на измерение, Данные координат точек, характеризующие форму контролируемого сигнала в системе амплитудно-временных координат содержат необходимую информацию для определения характеристик электрических сигналов, Пусть требуется вычислить длительность фронта контролируемого сигнала, Поскольку длительность фронта импульса измеряют .между уровнями от О, 1 до 0,9 мак- симального значения его амплитуды, то нужно вначале по программе, реализующей методику определения амплитуды по ГОСТ, определить амплитуду (А) сигнала. Данные для такого расчета содержатся в информации формы контролируемого сигнала, записанной в виде координат точек. Затем вычисляют значения напряжений, равные 0,9 А и О, А. Ставят в соответствие эти напряжения уровням квантования и с их временными интервалами ат базовой точки отсчета до переднего фронта импульса (координаты точек формы сигнала) . Вычисляют разницу значений этих координат. Эта разница является длительностью фронта. Работа устройства в других режимах, например при контроле длительности импульса, фронта или спада, ничем не отличается от описанной. При контроле работоспособности устройства измерения характеристик электрических сигналов с заданной точностью на входы компараторов блоков 5, 6 и 7 задают сигнал от блока эталонных сигналов. В запоминающем блоке 40 вычислительного и управляющего блока 2 хранятся данные о характеристиках эталонных сигналов. Измеренные значения характеристик эталонных сигналов сравнивают с данными об эталонных сигналах, хранящихся в вычислительном и управляющем блоке 2, В случае их несоответствия регистр 45 команд вычислительного и управляющего блока 2 дает команду на введение поправки к измерениям.Формула изобретенияУстройство контроля характеристик электрических сигналов, содержащее генератор тактовых импульсов, первый ключ, первый и второй счетчики, преобразователь амплитуда-код, вычислительный и управляющий блок, первый, второй и третий блоки компараторов, первый и второй мультиплексоры, первый и второй триггеры, три канала преобразования, каждый из которых содержит второй ключ и преобразователь время-амплитуда, причем выходы преобразователей время-амплитуда каждого канала преобразования соединены соответственно с первым, вторым и третьим входами преобразователя амплитуда-код, выход которого соединен с первым входом вычислительного и управляющего блока, первый выход которого соединен соответственно с первыми входами первого, второго и третьего блоков компараторов, выход первого блока компараторов соединен с первыми вхо дами первого и второго мультиплексоров, выход второго блока компараторов соединен с вторыми входами первого и второго мультиплексоров, выход третьего блока компараторов соединен с первым входом пер вого триггера, второй вход которого соединен с вторым выходом вычислительного и управляющего блока,третий выход которого соединенс третьим входом первого триггера,а четвертый выход - с третьими:входами первого и второго мультиплексоров, выход первого мультиплексора соединен с первым входомвторого триггера, второй входкоторого соединен с выходом второго мультиплексора, с вторым входом вычислительного и управляющего блока, третий вход второго триггера соединен с выходом первоготриггера, третий и четвертый входы вычислительного и управляющегоблока соединены соответственно свыходами первого и второго счетчиков, о т л и ч а ю щ е е с ятем, что, с целью повышения достоверности контроля, в него введены блок формирования эталонныхсигналов, делитель входного сигнала, в каждый канал преобразованиявведены линия задержки, третий,четвертый, пятый и шестой триггеры так, что пятьщ выход вычислительного и управляющего блока соединен с первыми входами третьихтриггеров каждого из трех каналовпреобразования, четвертый выход вычислительного и управляющего блокасоединен с первыми входами первогоключа, делителя входных сигналови блока формирования эталонных сигналов, выход которого соединен свторым входом первого ключа, выходкоторого соединен с вторым входомделителя входного сигнала, выходкоторого соединен с вторымн входами первого, второго и третьего блоков компараторов, третий вход первого ключа соединен с клеммой входного сигнала, выход второго триггера соединен с вторым входом третьеготриггера первого канала преобразования и с шестым входом вычислительного и управляющего блока, выходвторого мультиплексора соединенс третьим входом третьего триггера первого канала преобразования,вторыми входами третьих триггеров 1 О второго и третьего каналов преобразования, выход первого триггера3соединен с пятым входом вычислительного и управляющего блока, в каждом канале преобразования выход третьего 15 триггера соединен с первым входом четвертого триггера, выход которого соеди-нен с входом преобразователя время-амплитуда, первый выход пятоготриггера соединен с вторым входом чет вертого триггера, второй выход пятого триггера каждого канала преобразования через линию задержки соединен с первым входомпятого триггера, первые выходыпятых триггеров первого и второгоканалов преобразования соединенысоответственно с входами первогои второго счетчиков, выход генератора тактовых импульсов соединен с вторым входом пятого триггера и с первым входом шестоготриггера каждого канала преобразования,второй вход шестого триггеракаждого канала преобразования соединен с выходом третьего триггера, а выход - с первым входом второго ключа, вторые входы вторых ключей первого и второго каналов преобразования соединены соответствен-,но с выходами шестых триггеров второго и третьего каналов преобразования, выход второго ключа соединен с третьим входом пятого триггеракаждого канала преобразования.321676 оставитель Н.Помякйеехред А.Кикемезей актор М.Петр орректор Т.Кол одпнс аз 637/5 313 4 ал ППП "Патент", г. Ужгород, ул. П ня краж 730Государственного коам изобретений и оМосква, Ж, Раушс тета СССРытийя наб., д, 4/